-
这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...
-
随着FPGa设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGa芯片的两大供应商都为自己的FPGa芯片提供...
-
ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
-
背景：Xilinx公司的FPGa ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
-
• 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
• &n...
-
一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
-
(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
-
NiosII 下载程序过程中出现以下提示信息：
Using cable "USB-Blaster [USB0]", device ...
-
选择File->Convert Programming Files...
Programming File Type选择JTAG Indirect Configurat...
-
复位对于FPGa设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。
复位信号可以是高电平也可以是低电平复位。并且电路分外部...
-
几乎每个FPGa设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。
对于同步单元，可以选择同步复位、异步复位或者不复位。...
-
自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
...
-
WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
-
驱动安装
-问题描述
Windows7系统对驱动程序的使用要求有数字签名，否则无法正常使用 -问题解决 开机按F8界面，选择禁用驱动程序签名强制
时序仿真...
-
一 背景
最近在拿FPGa测试ISA总线的时序，同时ISA总线的master是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
-
可能出现的问题：
1.下载有时受环境影响很大。比如，在嘈杂的环境下就可能下载不进去。
2.电源按钮没有打开或者是工作模式没有跳到"RUN”。
3.电路...
-
一、摘要
将Quartus II中FPGa管脚的分配及保存方法做一个汇总。
二、管脚分配方法
FPGa 的管脚分配，除了在QII软件中，选择“Assignment...
-
问：从WORD文件中拷贝出来的符号，为什么不能够在PROTEL中正常显示复：请问你是在SCH环境，还是在PCB环境，在PCB环境是有一些特殊字符不能显示，因为那时保留字。
问：n...
-
摘要： 探讨使用PROTEL 设计软件实现高速电路印制电路板设计的过程中，需要注意的一些布局与布线方面的相关原则问题，提供一些实用的、经过验证的高速电路布局、布线技术，提高了高速电...
-
能够应用和生产，继而成为一个正式的有效的产品才是PCB layout最终目的，layout的工作才算告一个段落。那么在layout的时候，应该注意哪些常规的要点，才能使自己画的文件...
畅学电子
