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[ 话题 ] 数据位表示技巧

一个8字节的数据可表示为data[64-8*x-1:8]，冒号前的表示上限，冒号后面的8表示位宽。又例如：data[64-x*8-1:64-(x+1)8],此种表示方法在Model...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] always中的If执行条件的优先级

在一个always语句中，如果出现不同级的优先级判断时，一般大家采用If........else If........else.....等，这种思维通常是软件编程的思想。对于FPG...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] 都是IO弱上拉惹的祸

开发的一款液晶驱动器，接收MCU过来的指令和数据进行图像显示。使用了一片可编程（带使能和PWM调节控制）的背光芯片。在CPLD设计中，上电复位状态将背光使能拉低（关闭），直到MCU...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |5个回复

[ 话题 ] 被忽略的硬件常识

在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |4个回复

[ 话题 ] verIlog学习之DS18B20温度采集

//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...

来自 FPGA讨论组|by 期待 |发表时间 2015-09-23 |0个回复

[ 话题 ] 一个让我想了10秒钟的问题

昨晚，在用Quartus II对工程进行编译时，遇到了一个错误问题，足足让我想了10秒钟。如果是以前，一两秒就想到。看来是时间太长了，有点忘记了。说不定...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-08 |0个回复

[ 话题 ] 关于Quartus II执行TCL脚本

今天做了一个实验，发现从Quartus II的Tools菜单下执行TCL脚本，如果TCL脚本里调用了其它TCL脚本，那么所有的TCL脚本就必须放在工程目录下，否则被调用的TCL脚本...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-12 |0个回复

[ 话题 ] CodIng时面积优化要点总结（编译）

l 打破流水线可以优化在流水线设计中各级流水用于复制逻辑的面积。 l 当共享逻辑远远大于控制逻辑的时候，则控制可以用于指导逻辑重用。 l 对...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-16 |1个回复

[ 话题 ] verIlog中task的用法

task在综合的时候不能带有时序控制，它里面的变量都是局部变量，如果想用task持续的改变一个变量，需要在他的外部定义一个全局变量。例如：

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-28 |0个回复

[ 话题 ] Spartan6老配置电路的新问题

我以前做了一块Spartan6LX45的开发板，配置电路如下图，由于产品化的需要将开发板精简，只是对M0和M1的连接做了修改，以前使用跳线选择，方法和xIlInx的SP601、sp...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-31 |5个回复

[ 话题 ] FPGA配置不成功的原因分析

近期项目的板卡焊接回来，开始进行硬件调试。在调试FPGA最小电路能否正常工作的时候，出现了这样一个问题：用JTAG烧写器往FPGA中烧写配置文件的时候，文件可以正常烧写，但是FPG...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-02 |0个回复

[ 话题 ] xIlInx的EDK中调用ISE产生的IP core的方法

最近在整SOPC，在xIlInx的EDK开发环境中开发自己的IP，自己的IP中又要调用xIlInx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于FPGA设计数字信号处理电路的心得

FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] ISE中VHDL test bench模板的错误及修改

XIlInx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] mIf文件生成

WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mIf文件以便FPGA可以方便的读进RAM。 bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于ISE中使用DSP48 marco的问题

在ISE14.2中使用IP核，在Core Generator中新建工程，选用VIrtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] Quartus综合有符号数乘加运算的一个问题

昨晚项目调试的时候遇到一个问题：输入IQ交织、有符号的复信号，时序是： Iq_data&...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-05 |0个回复

[ 话题 ] 由FPGA配置PHY芯片弄出的问题

背景：用FPGA扩展5个100M以太网，5片PHY的MDC和MDIO并联在一起，读PHY的ID号错误。 1.电源，时钟都正常，原理图没有复位信号，飞线到FPGA软件复...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-06 |0个回复

[ 话题 ] 关于Quartus II无法识别ModelsIm路径的问题

Error: Can't launch the ModelSIm-Altera software -- the path to the locatIon...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-09 |0个回复

[ 话题 ] 用VHDL设置引脚刚上电的状态

我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-02-01 |0个回复