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1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation i...
来自
FPGA|by
银火虫 |发表时间 2016-06-23
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一．在quartus中新建工程后，点击工具栏里的Tools，在下拉菜单中选取Options，弹出对话框，在对话框里选择EDA Tool Options，然后在右侧的Modelsim...
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为什么，是“再说”，因为前面写的有篇博客叫ModelSim难以察觉的问题
废话少说，进入正题：
前些天仿真PLL时，发现PLL没有时钟输出，但是示波器一...
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从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都...
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前面的约束、综合、实现都正常通过后1. 执行烧录程序：右键单击“ Configure Target Device" 图标 &nb...
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我们先谈一下FPGA基本知识：
1、硬件设计基本原则
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD...
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关于阻塞：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。 所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前...
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1.硬件设计基本原则
1)速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面...
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1. wire与reg之外的数据类型不要在verilog代码中出现。
2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。
3. 一个modu...
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1.建一个总文件夹，如cnt
2.为源代码，测试台文件，仿真各建一文件夹。如src,tb,sim
3.编写源代码，Testbench。如cnt.v,tb_cnt.v文件，同时文...
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要准备一台Linux系统的电脑，一张SD卡，4G以上。
1.插入SD卡，首先卸载卡，执行下面的命令
sudo umount /media/EAN-7EDS
后面的EAN-...
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A7105无线模块相比nRF2401和nRF24L01的寄存器来说，是比较多的，有51个，开始比较难看得懂，但编写程序先要先看一些重要的寄存器，和提供的测试程序，了解其相关的寄存器...
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AD转换电路设计
本设计中选用的AD转换芯片是TI公司的TLC320AD50C（＄25.0250）。该芯片的采样采用ΣΔ技术，即将一个抽样滤波器放...
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