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[ 话题 ]
上升沿和下降沿触发小论
这是刚开始学习FPGA时候,积累的一点资料。 具体如下,其实作者强调了在用FPGA做设计的时候,要注意同步设计,盲目的使用 信号做时钟,在时序分析上有很大问题,隐含着很大风险。...
来自
FPGA讨论组
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by
永不止步步
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发表时间 2016-09-10
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[ 话题 ]
吴鉴鹰(五)如何提高单片机的抗干扰能力
(一)、抗干扰方法综述 (二)、钟信号也会产生干扰 (三)、设备与设备之间如何抗干扰 (四)、引脚抗干扰的方法 (五...
来自
单片机精品帖集合
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by
永不止步步
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发表时间 2015-01-26
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0个回复
[ 话题 ]
FPGA&CPLD学习心得
1.硬件设计基本原则 1)速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面...
来自
CPLD交流
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by
粽子糖果
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发表时间 2017-08-28
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[ 话题 ]
开发工程师的FPGA学习心得
从大学时代第一次接触FPGA至今已有10多年的时间,至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言,设计都...
来自
FPGA
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by
一见钟情
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发表时间 2016-10-17
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0个回复
[ 话题 ]
FPGA开发经验工程师谈设计技巧
我们先谈一下FPGA基本知识: 1、硬件设计基本原则 FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD...
来自
FPGA
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by
粽子糖果
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发表时间 2016-11-09
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0个回复
[ 话题 ]
FPGA&CPLD学习心得
1.硬件设计基本原则 1)速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面...
来自
FPGA
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by
粽子糖果
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发表时间 2017-08-28
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[ 话题 ]
芯片引脚串联电阻的目的分析
在高速数字电路中,经常看到在两个芯片的引脚之间串连一个电阻,是为了避免信号产生振铃(即信号的上升或下降沿附近的跳动)。原理是该...
来自
电子元器件
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by
粽子糖果
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发表时间 2016-10-27
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[ 话题 ]
芯片引脚串联电阻的目的
高速数字电路中,经常看到在两个芯片的引脚之间串连一个电阻,是为了避免信号产生振铃(即信号的上升或下降沿附近的跳动)。原理是该电阻消耗了振铃功率,也可以认为它降低了传输线路的
来自
芯片焊接专区
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by
粽子糖果
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发表时间 2016-12-05
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