高速数字电路中，经常看到在两个芯片的引脚之间串连一个电阻，是为了避免信号产生振铃（即信号的上升或下降沿附近的跳动）。原理是该电阻消耗了振铃功率，也可以认为它降低了传输线路的Q值。

通常在数字电路设计中要真正做到阻抗匹配是比较困难的，原因有二：

1、实际的印制板上连线的阻抗受到面积等设计方面的限制；

2、数字电路的输入阻抗和输出阻抗不象模拟电路那样基本固定，而是一个非线性的东西。

实际设计时，我们常用22到33欧姆的电阻，实践证明，在此范围内的电阻能够较好地抑制振铃。但是事物总是两面的，该电阻在抑制振铃的同时，也使得信号延时增加，所以通常只用在频率几兆到几十兆赫兹的场合。频率过低无此必要，而频率过高则此法的延时会严重影响信号传输。另外，该电阻也往往只用在对信号完整性要求比较高的信号线上，例如读写线等，而对于一般的地址线和数据线，由于芯片设计总有一个稳定时间和保持时间，所以即使有点振铃，只要真正发生读写的时刻已经在振铃以后，就无甚大影响。