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[ 话题 ] Verilog HDL中task与function的区别

任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。 function的定义： fun...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-30 |0个回复
[ 话题 ] verilog中的task用法

任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-06 |0个回复
[ 话题 ] 总结FPGA设计实用经验

1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。 2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，...

来自 FPGA|by 银火虫 |发表时间 2016-06-12 |0个回复