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[ 话题 ] FPGA的跨时钟域信号处理

图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收时钟域而言，来自发送时钟域的信号data_a2...

来自 51讨论交流|by 粽子糖果 |发表时间 2016-10-14 |0个回复
[ 话题 ] FPGA面试宝典

这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复
[ 话题 ] 华为面试归来

考刚开始时虑到不会签华为，所以就没打算去参加华为的面试，但是后来仔细想了想这应该是一次满正规的面试，也许会对后面的面试有所帮助，所以就选择去了。面试安排时间为9月16号下午2:50...

来自面试技巧与经验分享|by 永不止步步 |发表时间 2015-10-17 |0个回复
[ 话题 ] 基于FPGA的跨时钟域信号处理——同步设计的重要

从这个模块要实现的功能说起吧，如图1所示，实现的功能其实很简单的，就是一个频率计，只不过FPGA除了脉冲采集进行计数外，还要响应CPU的控制。图1 功能模块
来自 FPGA|by 银火虫 |发表时间 2016-06-13 |0个回复