verilog编译没有问题，一开始我认为是Quartus配置问题，但是Quartus配置没发现问题。

最后，我发现原来是ModelSim用来显示错误的界面没有调出来：

当这个节目调出来后，就能看到ModelSim错误信息了，如下：

大意是，这是允许的SystemVerilog中，但在Verilog中不允许的。

错误定位在：“一句话后，多了一个分号”如" i <= i + 1'b1;;" 这句话错的很明显，但是Quartus是不会报错的，警告都

不会给，但是ModelSim就会报错，导致没有波形显示。去掉分号后万事大吉～～

总结：

Transcrip界面没调出，再加上“一句话后，多了一个分号”这种问题导致了以上的“悲剧”！！所以Transcrip界面很重要，不要把它隐藏了。

一点小小的经验，分享出来，希望能帮到出现类似问题的朋友～～～