数字电路设计的核心是逻辑设计。通常，数字电路的逻辑值只有‘1’和‘0’，表征的是模拟电压或电流的离散值，一般‘1’代表高电平，‘0’代表低电平。

高低电平的含义可以理解为，存在一个判决电平，当信号的电压值高于判决电平时，我们就认为该信号表征高电平，即为‘1’。反之亦然。

当前的数字电路中存在许多种电平标准，比较常见的有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、HSTL、SSTL等。这些电平的详细指标请见《补充教程1：电平标准》。

数字电路设计大致可分为组合逻辑电路和时序逻辑电路。

一般的数字设计的教材中对组合逻辑电路和时序逻辑电路的定义分别为：组合逻辑电路的输出仅与当前的输入有关，而时序逻辑电路的输出不但与输入有关，还和系统上一个状态有关。

但是在设计中，我们一般以时钟的存在与否来区分该电路的性质。由时钟沿驱动工作的电路为时序逻辑电路。大家注意，这两种电路并不是独立存在的，他们相互交错存在于整个电路系统的设计中。

1、 组合逻辑电路

组合逻辑电路由任意数目的逻辑门电路组成，一般包括与门、或门、非门、异或门、与非门、或非门等。一般的组合逻辑电路如图1：

图1：组合逻辑电路图

其中A,B,C,D,E,F为输入，G为输出。

2、 时序逻辑电路

时序逻辑电路由时钟的上升沿或下降沿驱动工作，其实真正被时钟沿驱动的是电路中的触发器（Register），也称为寄存器。触发器的工作原理和参数如图2：

图2：触发器的工作原理和参数

下面是两个简单的时序逻辑电路例子：

(1)、时钟分频电路 (见图3)

图3：时钟分频电路

该时序电路的功能为实现对时钟’clk’的4分频，其中’clk_2’为2分频时钟，’clk_4’为4分频时钟，’enable’为该电路的使能信号。其功能仿真波形如图4所示：

图4：功能仿真波形图

(2)、序列检测器 (见图5)

图5：序列检测器

该时序电路实现了一个序列检测器，当输入序列‘datain’中出现‘101’时，标志位F将输出‘1’，其他时刻输出‘0’。电路中‘clk’为时钟信号，‘D1’，‘D2’，‘D3’为移位寄存器的输出，’enable’为该电路的使能信号。其功能仿真波形如图6所示：

图6：功能仿真波形

可见，时序电路设计的核心是时钟和触发器，这两者也是我们设计电路时需重点关注的。