1.电路设计与输入：

常用：HDL(硬件描述语言) 与 原理图设计输入；

辅助：波形输入 与 状态机输入；

2.功能仿真又名：前仿真；

作用：验证电路功能是否符合设计要求；

3.综合优化

作用：将设计输入翻译成由 与、或、非门以及RAM、触发器等基本逻辑单元组成的网表，并根据约束条件进行优化，输出edf/edn等标准格式的网表文件；

4.综合后仿真

作用：检查综合结果是否与原设计一致。

缺点：只估计 门延时，不能估计 线延时。

5.实现与布局布线

实现的作用：将综合输出的网表适配到具体FPGA/CPLD器件中；

实现过程中最主要的是 布局布线；布局：将逻辑网表中的硬件原语或底层单元合理地适配到FPGA内部的固有硬件结构上；布线：根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确连接各个元件的过程；

6.时序仿真 又名：后仿真

将布局布线的时延信息反标注到设计网表中，进行的仿真称为：时序仿真

7.调试

在线调试 或 写入芯片中进行测试；

signal tap ii:嵌入式逻辑分析仪；功能：通过JTAG口，在线、实时地读出FPGA内部信号。 基本原理：利用FPGA内部未使用的BLOCK RAM，根据用户设定的触发条件将信号实时地保存到这些 BLOCK RAM中，然后通过JTAG口传送到计算机中，最后在计算机上显示时序波形。