引言

随着雷达信号呈现出“微少、微弱、微量”的变化趋势，传统的信号处理策略和分析平台俨然已经不能满足现代雷达信号处理的要求，这不仅促使雷达信号处理领域的科研工作者们加快新方法和新技术的研发，而且也加速了电子器件向高性能、低功耗和高可靠性等方向发展。

随着嵌入式技术的迅猛发展，特别是伴随着DSP和FPGA的量产化，使得硬件处理平台对雷达信号处理能力的束缚变得越来越小，面对复杂度较高的算法，高性能的DSP也可表现出比较满意的实时处理结果，为雷达信号处理提供了一个广阔的开发平台。

1 新型LPI雷达信号处理流程设计

LPI雷达信号检测硬件处理平台工作流程如图1所示。

图1 LPI雷达信号检测硬件处理平台工作流程

LPI雷达信号硬件处理平台工作结构图如图2所示。

图2 硬件处理平台工作结构图

工作概要过程如下:

① 启动。系统每次启动时，由上位机操控软件向DSP以发送数据包的形式通过网络接口加载常规目标库，DSP完成对数据包的解析和释放，同时将带有不同标识位的参数分别加载到相应的子系统中，当系统完成自检和初始化后随即进入到等待工作状态。

② FPGA信号处理过程。FPGA负责接收ADC的连续数据流，经过参数测量和信号稀释后将信号分为三类：低截获主要待分选信号、常规体制雷达信号和剩余信号。利用系统启动时加载的参数，将三类信号分别送入到各自对应的通道FIFO中，当FIFO状态标识位置“1”（初始化时置“0”，置“1”时表示FIFO已满）时，向DSP的EDMA发送搬移数据请求，DSP中的EDMA会按照协议地址去共享内存中寻找数据，当数据搬移结束后将FIFO状态标识位置“0”。

③ DSP信号处理过程。EDMA将数据搬移到DSP内存后，DSP开始对数据流进行解析，然后对解析后的数据进行检测的相关操作。在DSP中对每一帧数据流的多个通道采用并行多任务的处理机制，可以保证多个通道内的信号同时被执行检测操作，确保了处理的实时性。

④ 数据显示和存储。DSP将检测的结果发送给数据融合处理子系统，以便对结果进行后续加工处理，生成上报结果。最终的结果通过网络接口发送给上位机的显示界面进行显示，并在上位机中对结果进行存储。

2 电路设计要求

为了提高对LPI雷达“微少、微弱、微量”信号的处理能力，本节在设计电路之初着重从核心处理芯片选型、数据传输方式设计、并行多任务处理架构搭建和算法处理逻辑性论证4个方面入手，对潜在制约系统处理能力的因素进行了分析。

（1） 核心处理芯片选型

处理器能力的提升对提高整个系统的运算能力有着最直接、最有效的影响力，所以在FPGA和DSP的选型上应该以满足系统实际处理能力需求为目的，不能一味追求处理器性能指标，造成能源和资源的浪费。

（2） 数据传输方式设计

该系统硬件电路在数据传输的过程中主要涉及到两类数据之间的交换：一类是FPGA与DSP之间的数据交换，属于片间数据交互类；另一类是DSP的8个核之间的数据交换，属于片内数据共享。片间数据交互采取芯片自带的通信接口，利用线型结构相连；片内数据通过共享数据总线或共享内存的方式，并称为紧耦合式并行系统[1]。

（3） 并行多任务处理架构

考虑到在处理过程中DSP会完成多个通道内的LPI雷达信号检测和结果的信息融合，若采用串行处理方式，则只能在一个时间范围内处理一个通道内的信息流，这样，其他通道的信息流就处于等待状态，会造成FIFO溢出或信息流的丢失，对后续信息融合也带来了不小的困难。

（4） 算法处理逻辑

在算法处理逻辑性论证过程中考虑到了并不是每一次数据请求都会检测到LPI信号，所以在检测结束后设置了状态标识位，只有状态标识位更新状态后才能进行后续的结果信息融合工作，否则直接处理下一批次的任务请求。

在该系统中，信号处理板以网络服务器的方式工作，上位机通过千兆以太网口与信号处理板连接。工作时，上位机与信号处理板间首先建立Socket连接，确立通信协议、本地协议地址、本地主机端口、远端主机地址和远端协议端口，连接建立后上位机以客户端的方式访问信号处理板，同时加载数据到信号处理板，然后上位机转为等待状态，等待信号处理板发送结果数据。

3 信号处理板DSP选型

该LPI雷达信号处理板采用的是TI公司基于Keystone构架的8核DSP——TMS320C6678[2]，该DSP兼顾高性能的定点和浮点运算能力，提供高达10 GHz的累积工作频率。

TMS320C6678集成了大量的片上记忆存储功能，除了为L1 SRAM提供32 KB的程序和数据缓存外，每个单核都配备有512 KB的专属内存，可以配置为映射内存或缓存。该设备还集成了4 096 KB的多核共享内存，可以作为共享L2 SRAM或共享L3 SRAM。为了快速访问外部存储器，该设备还提供了一个64位的DDR3外部存储器接口（运行在1600 MHz）。

TMS320C6678提供了强大的多核并行处理模式功能：主从模式（Master Slave）和数据流模式（Data Flow）[3]，为大数据流的处理和复杂算法的快速执行提供了平台。

主从模式：将核0作为主核，完成系统任务分割、资源配置和协调控制等功能，其他7个核在主核0的统一分配调度下可以在同一时刻执行各自相应的任务，当所有从核将任务结果返回给主核后才视为一次任务的顺利完成，系统工作结构简图如图3所示。

图3 主从模式

数据流模式：该模式下8个核所承担的任务具有明显的先后顺序，一个核的输出即是下一个核的输入，彼此之间的处理优先级呈递进关系，在不同处理时刻由不同的核完成相应的任务，只有最后一个核处理完毕后才标志本次任务的结束，系统工作结构简图如图4所示。

图4 数据流模式

并行处理模式的确定取决于DSP所承担任务的不同，在本信号处理板中DSP完成的主要工作如下：上位机加载数据包的解析、FPGA预处理后发来的数据流的接收、LPI雷达信号的检测、常规体制雷达信号的处理、未知信号的处理、处理结果数据融合和打包上传。上述工作，尤其是信号检测和处理结果的最终上报都有着明显的先后顺序性，因此，该DSP的并行处理模式选择为数据流模式，即将不同阶段DSP要完成的任务合理分配给8个核。

4 信号处理板FPGA选型

在信号处理板中，FPGA主要完成接收ADC的数据流，并实施参数测量和信号的通道划分，所以计算量不是很大，但对数据的高速存储要求较高，所以选择了xilinx公司采用高性能逻辑结构的Virtex6系列的XC6VLX130T[4]。该型FPGA具有128 000个逻辑单元，与上一代Virtex系列相比，功耗仅为其40%，且处理速度更快、性能稳定。

在数据缓存方面，设计了基于XC6VLX130T内部Block RAM的双口RAM，每组RAM采用深度为2行的Pixels存储方式。读写逻辑和接口模块之间在访问双口RAM时，采用高位地址“乒乓”的策略，通过访问“乒乓”FIFO标志寄存器的状态，顺序循环读写，这样可以保证每行Pixels稳定地读出[5]。当FIFO存满时向DSP发送数据搬移请求，防止由于数据溢出而造成信号的丢失。

5 信号处理板电路总体设计

LPI雷达信号处理板的电路设计框架图如图5所示，内部电路设计图6略——编者注。

图5 LPI雷达信号处理板电路设计框架图

（1） DSP

DSP主要负责LPI雷达信号的检测工作，其中与上位机的数据传输通过千兆以太网口实现[6]，同时上位机利用Blackhawk XDS560v2仿真器向DSP加载程序，通过在DSP片外加挂4片512 MB的DDR3内存来满足大量数据缓存的需求。

（2） FPGA

FPGA通过EDMA与DSP进行高速的数据交换，上位机通过JTAG接口向FPGA加载程序和调整相应的参数设置。其中，DSP与FPGA的数据传输原理图如图6所示。

图6 DSP与FPGA之间数据传输设计原理图

（3） NAND Flash

上位机通过Blackhawk XDS560v2仿真器负责将LPI雷达信号的检测算法加载到64 MB NAND Flash中，DSP的基本配置程序同样需要加载到NAND Flash中[7]。

（4） DDR3

该信号处理板采用外接512M×4片DDR3的形式来满足数据缓存的需求，经过实际信号环境的测试，验证了这种设计的合理性。

（5） Ethernet接口

信号处理板以服务器的方式工作在整个系统环境中，通过动态IP设置和端口绑定等技术手段实现了多服务器同时访问的协同处理机制。

结语

在系统的调试过程中选取了Xilinx公司的集成软件环境（IntegratedSoftwareEnvironment，ISE）（V14.7）进行FPGA程序的编写、调试和验证，并利用ChipScope工具对实际数据进行输入/输出采样，通过对数据准确性和完整性的统计分析，进一步验证了ADC数据解析算法和低截获信号通道分配机制的可行性。