除了增加噪声外，信号电平和电源电压可能继续降低。如果不进行控制，SSN可能导致逻辑电路错误地切换状态或者导致电路延时增加。

因为返回电流产生的I/O噪声可能对电源网络完整性具有直接的影响，特别是对于那些将包含大量I/O作为其市场竞争特色的现场可编程逻辑阵列(FPGA)来说尤其如此。设计在电源和地结构上产生很低噪声的CMOS FPGA封装，并且有大量的同步开关I/O来说，确保优化的系统性能和成本就更具挑战性。为实现这个目标，必须深刻理解降低电源地噪声的机制。

封装设计上的SSN处理

PDN电感和I/O返回路径环路电感是增加SSN的两个主要的原因。如图1所示, Lpwr、Lgnd和Cpkg组成了简化的PDN网络。信号I/O印制线由特征电感Lsig和电容Csig组成，在每个网络之间存在不同等级的感性和容性耦合。一般认为，电感是电流流过的一个关联环路结构。因此，SSN的最好描述为在高密度的封装内相互耦合的内部电流环。

当信号从低电压状态切换到高电压状态时，一个上拉器件开启而下拉器件关断，电流开始从VCCIO流出。形成的图中红色电流环是从电源为裸片提供的电荷。由于电感与电源电压相关，电荷因为电流阻塞不能马上达到器件。在VCCIO上产生压降，这个压降由关系式V=Lpwr×di/dt主导。当信号从高切换到低时，上拉器件关断，下拉器件开启。VSSIO吸收IO上的电流，形成图中的绿色环路。采用相同的Lgnd×di/dt规则，导致地电压上升，或者叫地弹。电源电压和地电压的变化通常都称为开关噪声。

应该注意的是，CMOS器件用在电源和地网络中的时间并不一样。理想情况下，当信号升高到门限电压以上时，上端的器件马上开启，下端的器件同时关断。实际的情况存在一段两个器件都为开启的很短过渡时期，在这期间，在VCCIO和VSSIO之间直接形成一个低阻抗的路径。其结果，浪涌电流流过两个器件，流经黄色的环路。在输入信号变换的每个(上升或下降)沿，浪涌电流直接在电源和地环路上产生压降和地弹，与I/O网络无关。

每个环路中电感的大小与他们的环路结构相关，这个环路结构环绕因电流流过环路产生的磁场。大的环路将产生高的环路电感，因此环的结构必须认真地设计。电源和地的布置必须尽量相互靠近，以降低环路电感。对于I/O地环路，I/O印制线通常通过平衡电感和I/O到地电容(Sqrt(L/C))来设计成具有50欧姆的特征阻抗。这样一来，I/O印制线不能随意地放到与地接近。然而，环路的任何增加，例如地的剪切，都将不仅导致阻抗的不连续，还会增加环路电感，这些都会增加SSN噪声。

图2显示了地弹的测试实例。红色线是开关I/O之一，紫色线代表VSSIO。在VSSIO线上，你可以清晰地看到在信号的下降沿(高到低的转换)，地弹直线上升。

这一节简要地介绍了增加电源地网络开关噪声的机制。对于低电感电源和地平面，首选具有低SSN噪声的FPGA封装设计，控制阻抗和充分隔离I/O网络，并将电荷泵放置在领近的地方来对电流浪涌供电。由于设计约束，在实现中存在折衷。下面的几部分将介绍与使用SSN值作为性能品质因素相关的设计。

封装模型与SSN相关性

在这个部分将构建一种FPGA封装模型并连接到多个同时开关的I/O缓冲器。因为PDN和I/O返回电流结果在产生SSN中相互影响，一种较好的研究方法是在产生封装模型中将两者都包括进去。然后对SSN结果进行仿真，并与从相似的硬件测试设备得来的测量数据进行比较，目的是证明封装PDN对于进行设计特性折衷研究的正确性。

仿真设置显示在图3中，得到的封装模型由40个I/O网络和所有的电源及地网络组成。所有VCCIO盘焊点(bump)集结在一起作为一个电源端口，假定开关电流均匀分布在每一个VCCIO盘焊点分支上。所有的VCCIO球焊点集结成在封装的远端的一个端口。类似地，所有的VSSIO盘焊点和球焊点分别集结。参考地连接到VSSIO球焊点端口。

缓冲器连接到封装模型盘焊点端的I/O端口。在球焊点端连接了一条长3英寸的短传输线，并连接到10pf的负载电容。驱动器的电源和地分别连接到盘焊点端的VCCIO和VSSIO。不同数量的驱动器，10、20、40，不断地同时开关，对被驱动到逻辑低电平的引脚进行地弹观测。

图4是10个、20个、40个驱动器在仿真环境中同时开关的情形。表1中列出了测试的比较。

测试与仿真之间得到很好的相关性。从上面的讨论中，认为封装模型足够准确，能达到一种满意程度。因此它将用在下面的封装设计功能仿真中。在第二部分，在SSN仿真中研究了去耦合功能。根据噪声消减效果对几种消减方法进行了相互比较。为了在不牺牲准确性的情况下简化仿真工作，通过减少前述的PDN的矩阵行列数，电源和地网络被转变为单个网络。根据这种修改，SSN将以电源-地噪声形式表述，而不是分离的电压降或者地弹。

封装去耦合

正如在SSN介绍部分所描述的那样，缺乏靠近缓冲器的电荷来提供快速的I/O开关电流是产生SSN的主要原因。因为过量的 电感驻留在电源地网络中，电流不能立即从PCB电源处经过封装流到裸片中。大多数用于提供开关电流所需要的初始电荷来自封装的寄生电容。在大多数封装设计中，寄生电容并不足够大来存储令人满意的电荷。因此，通常建议采用外部的，位于封装上的片状电容。现在。缓冲器通常在内部电源总线上采用内置裸片上的电容结构，其结果是建立用于快速电流备用的本地电荷存储。同样，添加去耦合电容可以被认为是形成一个邻近缓冲器的更小的电流环路，使开关中的环路电感最小。

首先，让我们看一下使用封装内去耦合电容。多个提供商提供数字电容，或者LICA型电容，电容值在100nF到几个uF之间。这种片状电容的突出特色是具有非常低的等效串联电感(ESL)，很容易达到数十微微亨的量级。小的ESL使片状电容的自振荡频率超过信号频率，使其成为封装内去耦合的有效选择。然而实现封装内的电容可能在最后的结果上产生一些不同。

典型的封装基底是由一个核心层和很多构建在核心层的两面上的很薄的层构成。核心层的厚度通常主要决定总的封装厚度。结果是，如果通过核心的VCCIO和VSSIO路径不是紧密耦合的话，核心层携带很大的电感。核心层决定了片上电容实现的差异性。

图5显示了在球焊点端连接到DC电源的情况下，从盘焊点端看去的封装PDN阻抗情况的频域。电容模型被添加到封装PDN模型上。如在开始所解释的，这个研究专著于封装，因此在阻抗情况图中没有包括电路板的PDN特性。因为认为PCB结构只影响低频阻抗，因此可以不考虑电路板的影响。

电容是一个IDC 1.5uF片状电容，具有60毫欧的等效串联电阻(ESR)和50pH ESL。红线是没有任何封装内电容的封装。图中还分别显示了封装内电容连接到顶层(蓝)和底层(绿)的封装的阻抗情况。从图中可以清楚地看到，在内核下面的电源-地平面上添加电容对于减少阻抗来说影响很小。然而，添加到内核上的电源-地平面的电容在大部分的频率范围内可以减少2~3倍的封装PDN阻抗。

每个封装内电容实现的效用可以通过当电流流过每个PDN配置时产生的相对电源-地噪声来很好地观察，如图6所示。

在图中，下面的线是其中一个带负载的开关I/O的电压波形。在图上面是三根线；最初没有电容的封装是蓝色，电容在底部电源-地层上的是蓝绿色，电容在顶部电源-地层上是红紫色。如果电容在封装内核上的电源-地层中实现的话，噪声峰峰值大约被抑制了三倍。

裸片上去耦

在裸片上去耦的情况中，因为复杂性和电容实现需要占用面积的原因，片上电容的电容值通常有限，对于那些在设计时比大多数ASIC器件考虑了更大灵活性的FPGA来说更是如此。在图7中显示了整体的阻抗情况(针对具有片上电容的封装PDN)。片上电容的电容值在0到4000pF之间，调整的步进值为500pF，从左至右。

裸片上的decap和封装寄生电感导致谐振。注意，随着增大电容值，谐振峰值稳定下降。使用片上电容的突出特性是在高频的阻抗谐振被大大地抑制。图8显示了不同的片上电容实现的SSN消减(组合的PDN如何影响SSN)。表2列出了峰峰噪声值。

通过画出噪声相对于去耦合电容的曲线，在图9种揭示了有趣的特性。

峰峰噪声值的趋势显示，片上电容需要紧密地监控，因为某些值增加了噪声。例如，使用2500pF增加噪声，因为对应的阻抗谐振与开关频率分量相符。

为获得最佳的结果，封装内和片上电容应该使用适当的值和实现方式。使用4000pF片上电容结合封装层上面的封装内电容产生在整个频率范围内的低阻抗，如图10a所示。这种措施的有效性显示在图10b中。

本文小结

很明显，封装内去耦合电容应该在封装内核层上的电源地平面上实现，以有效地减少SSN。设计重心应该在裸片上去耦合电容值，以避免在邻近裸片封装接口产生LC振荡。