1 递归折叠DMF的结构

递归延迟线不仅使抽头数减少到优化前的1/C，而且使抽头的样本输出速率增大C倍。与之对应，相关运算单元中乘法器和加法器的个数分别从L和L-1减少到 L/C和L/C-1，同时工作频率提高C倍。在C个工作时钟周期内，相关运算单元根据递归延迟线分解的信号相位，依次计算出C个相位上的接收信号与PN序列的部分相关值，并利用累加器完成部分相关值的合并，从而得到完整的相关值。根据这个思路，作者提出递归折叠结构的DMF如图3所示。

该结构在递归延迟线的基础上，折叠使用相关运算单元，从而用一个L/C抽头的DMF完成L阶匹配滤波运算。

图3是一个1/2递归折叠滤波器，其参数为：L=8，R=8，C=2用1个4抽头DMF时分复用实现了8阶匹配滤波。时序分析与上节相似。不失一般性，假设在偶时刻输入新样本，那么在第0，2，4，6，…时刻MUX将输入样本推入延迟线，在第1，3，5，7，…时刻，MUX将保持寄存器中的样本反馈到延迟线的入口。经过一段时间后，某个抽头在偶时刻的样本与其在下一时刻输出的样本在相位上将相差半个码相位周期，因此在相邻的时钟周期内，加载到各抽头的乘法系数也相差半个码相位周期。累加器合并奇、偶时刻的部分相关结果，从而得到完整的结果.

图4为l/4递归折叠滤波器的结构框图。（参数为L=8，R=4，C=4）。时序更加复杂，在相邻时钟周期内，抽头样本之间的相位差为1/4码周期.

2 递归折叠DMF与传统DMF资源消耗对比

为了评估优化效果，表1给出了采用基本结构和改进的折叠结构实现DMF所消耗的资源（L=256，M=4，R=4，采样率为fs）.

从表1可以看出，除了需要1个额外的累加器以及L/C个C输入数据选择器之外，递归折叠DMF所消耗的资源（包括SRLL6E、乘法器和加法器）压缩到接近未优化结构的l/C，但是其工作时钟频率也提高到原来的C倍，这也证明了硬件规模和工作频率可以互换。

然而工作时钟频率的提高是有限制的，更高的工作频率要求采用档次更高的FPGA或者需要在FPGA的细节实现中付出更高的代价，因此在设计递归折叠DMF 时，需要统筹考虑chip速率、过采样倍数和FPGA的工作时钟频率。例如。对于xilinx Virtex2系列FPGA，当chip速率不超过10 MHz/s时，可以选用1/4或者l/2递归折叠结构，此时工作频率不超过160 MHz，时序要求适中。

结束语

利用工作时钟频率与设计规模可互换的原理，通过递归延迟线、折叠相关运算单元以及时分复用技术，使递归折叠结构大大降低了DMF的资源消耗。该结构已经应用于某型号中频数字化直接序列扩频接收机中，应用结果表明优化效果明显。在采样率为40.96 MHz，工作时钟频率为163.84 MHz的条件下，通过4倍时分复用，其资源消耗约为优化前的l/3.