本文提出了一种新型的高精度数字锁相环（DPLL）技术，以一个改进的鉴相器(PD)环节代替常用的二阶通用积分器构成的PD环节，为了抑制该方法在同步信号频率上引入的二次谐波干扰，本文分析了引入谐波的原因，提出针对同步信号频率二次谐波的带阻滤波器，并研究了基于FPGA的数字锁相环实现方法。该方法锁相精度高，速度快，结构简单，计算量较小。仿真和实验结果表明该方法是有效可行的。
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