本书是《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》的配套用书。主要内容包括12个实验练习和Verilog的语法手册。各个实验由浅入深，从简单到复杂，介绍了用Verilog语言设计数字电路系统的实用方法与技术，有较强的实践性与指导意义。语法部分包括标志符的使用、基本语句以及系统任务与函数的介绍。内容较为详尽，可方便学生与工程技术人员查询使用，对学习Verilog语言能起到很好的帮助作用。

第一部分 设计示范与实验练习.
练习一 简单的组合逻辑设计
练习二 简单分频时序逻辑电路的设计
练习三 利用条件语句实现计数分频时序电路
练习四 阻塞赋值与非阻塞赋值的区别
练习五 用always块实现较复杂的组合逻辑电路
练习六 在Verilog HDL中使用函数，
练习七 在Verilog HDL中使用任务task声明语句
练习八 利用有限状态机进行时序逻辑的设计
练习九 利用状态机实现比较复杂的接口设计
练习十 通过模块实例调用实现大型的设计
练习十一 简单卷积器的设计
练习十二 利用SRAM设计一个FIFO
第二部分 Verilog硬件描述语言参考手册
一、关于IEEE 1364标准
二、Verilog简介
三、语法总结..
四、编写Verilog HDL源代码的标准
五、设计流程
六、按字母顺序查找部分