针对规则(r，c)一LDPC码，设计了一种基于Turbo结构的FPGA译码实现算法，采用多路并行译单帧数据，多帧并行译码的结构，具有收敛速度快和存储量低的特点．为实现多路并行译单帧数据，首先将LDPC码划分成几个超码，并对每个超码内的单校验码采用并行BCJR算法．同时，为简化并行BCJR译码时的内部结构和控制单元的复杂度，提出一种修正的分圆陪集构造方法．在具体实现中，采用了3帧并行译码的结构来进一步提高吞吐量．对一个码长为1600，规则(3，5)一LDPC码，用Ahera公司的StratixEPlS25FPGA芯片设计了译码器，在主频40MHz条件下采用20次迭代，可使吞吐量达50Mbit/s．
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