为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩题，提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD) 防护能力的仿真方法，用于评估和控制ESD 电流通路上的寄生电阻，辅助ESD 防护设计，预估器件静电防护等级。详细介绍了仿真方法的原理和流程，以0. 18μm SOI CMOS 工艺制造的静态随机存储器电路为仿真和实验对象，应用此仿真方法，统计寄生电阻值，优化ESD 防护设计，并进行ESD 测试，记录未优化样品和优化样品的失效电压。通过对比寄生电阻和失效电压，证明降低寄生电阻可获得更好的ESD 防护性能，而且器件失效电压和关键寄生电阻值ＲVdd之间存在近似线性反比关系。
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