但是在加法中Verilog沒有遞增、遞減運算子
例如：for( i =0 ; i < 5 ; i++) ←此在C是正確
不過在Verilog沒有 i++ (亦無 i += 1)的運算，
需以 i = i + 1 表示。
只是在敘述超過兩行以上所使用的範圍→{ }，
在Verilog卻是以begin與end表示之。
在多重選擇方面，Verilog與C也不盡相同。同樣的，超過一個敘述以上仍需加上begin end。
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