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常用的信号类型有连线性（wire）、寄存器型（reg）、整形（integer）、实型（real）、时 ...
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期待 | 发表时间 2015-04-09
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数字系统发展在很大程度上得益于器件和集成技术的发展，著名的摩尔定律（Ｍｏｏｒｅ'ｓ Ｌａｗ）的预 ...
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一帘幽梦飞 | 发表时间 2014-10-20
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HDL，Hard Discrimination Language的缩写，翻译过来就是硬件描述语言。1 ...
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我爱大海 | 发表时间 2020-12-07
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文章给出了一种基于FPGA并利用Verilog HDL实现的CMI编码设计方法。研究了CMI码型的编 ...
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本文主要介绍的是always块语言指导原则时序，可综合风格的Verilog HDL模块实例，组合逻辑 ...
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宝啦宝呀 | 发表时间 2015-04-22
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提出了采用 Verilog HDL设计I 2C总线分析器的方法，该 I 2C总线分析器支持三种不同的 ...
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畅学e | 发表时间 2015-05-13
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要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial ...
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期待 | 发表时间 2014-12-30
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本文介绍了Verilog HDL高级语法结构―函数（function） ...
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畅学e | 发表时间 2015-05-14
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一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配 ...
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期待 | 发表时间 2015-05-25
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本文提出了一种基于L-DACS1系统中高速多模式RS 编码的设计方案，先阐述了L工作原理，利用FPG ...
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永不止步步 | 发表时间 2014-08-02
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我们通过最简单的例子来认识一下Verilog-HDL 的基本用法。
用Verilog-HDL 做数 ...
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期待 | 发表时间 2015-05-25
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针对某型磁性材料性能测试仪激励恒流源的具体要求，采用了基于直接数字频率合成技术的信号发生器设计方法， ...
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露水非海 | 发表时间 2015-12-29
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1 编程风格（Coding Style）要求 2 可综合设计 3 设计目录 ...
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lotuse | 发表时间 2016-09-05
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模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面 ...
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lotuse | 发表时间 2016-09-08
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要进行Verilog-HDL的学习,必须具备软件和硬件的环境。软件环境可以免费得到,硬件环境需要计算 ...
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期待 | 发表时间 2015-05-25
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在Verilog HDL中，有两种过程性赋值方式，即阻塞式（blocking）和非阻塞式（non ...
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Dabing | 发表时间 2015-02-04
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文中在FPGA芯片中嵌入MC8051 IP Core，作为控制核心，利用Verilog HDL语言进 ...
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NiosII软核处理器是Altera公司开发，基于FPGA操作平台使用的一款高速处理器，为了适应高速 ...
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介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、verilog ...
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畅学e | 发表时间 2015-05-13
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本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再 ...
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畅学e | 发表时间 2015-05-13
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