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昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
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所需软件：Quartus/ISE、EZ-USB_devtools、Labview与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtools、Labv...
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问题：将Quartus软件从11.0升级到13.0sp1后发现代码的中文注释全变成乱码了
解决：用第三方的代码编辑软件将原先的程序文件保存成“UTF-8 无BOM&r...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
...
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
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选择File->Convert Programming Files...
Programming File Type选择JTAG Indirect Configurat...
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自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
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今天做SEG7模块添加74138时，出现了Error: Can't compile duplicate declarations of entity "**" into libra...
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如题,,,再附加上程序的控制说明.......是用GW48教学实验箱仿真的
如果对你有帮助,请大家顶上...
程序直接贴上了
控制说明：
1、电子琴：程序设计采用八个输入端...
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一、摘要
将Quartus II中FPGA管脚的分配及保存方法做一个汇总。
二、管脚分配方法
FPGA 的管脚分配，除了在QII软件中，选择“Assignment...
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1.电阻 固定电阻：RES 半导体电阻：RESSEMT 电位计；POT 变电阻；RV...
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本文通过图文讲解protel99se在win7下安装无法添加原理图库和元件库如何解决，经过测试，此解决方法是很有效的。
在win7下安装protel99se会出现无法添加原理图库...
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初学者在PCB绘图时边布线边逐条对照以上基本原则，布线完成后再用此规则检查一遍。久之，必有效果。古人云：履，坚冰至。天下之事，天才者毕竟居少，惟有持之以恒，方见成效。一...
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AND 与门 ANTENNA 天线 BATTERY 直流电源 BELL 铃,钟
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