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在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...
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今天做了一个实验，发现从Quartus II的Tools菜单下执行TCL脚本，如果TCL脚本里调用了其它TCL脚本，那么所有的TCL脚本就必须放在工程目录下，否则被调用的TCL脚本...
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WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
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在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置...
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soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？
这是我之前问别人的一个问题。
其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
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module datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);
input LV...
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WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
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一 背景
最近在拿FPGA测试ISA总线的时序，同时ISA总线的master是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
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如题,,,再附加上程序的控制说明.......是用GW48教学实验箱仿真的
如果对你有帮助,请大家顶上...
程序直接贴上了
控制说明：
1、电子琴：程序设计采用八个输入端...
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一、摘要
将Quartus II中FPGA管脚的分配及保存方法做一个汇总。
二、管脚分配方法
FPGA 的管脚分配，除了在QII软件中，选择“Assignment...
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请到”附件“中下载！！！
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本文通过图文讲解protel99se在win7下安装无法添加原理图库和元件库如何解决，经过测试，此解决方法是很有效的。
在win7下安装protel99se会出现无法添加原理图库...
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我们在进行pcb布线时总会面临一块板上有两种、三种地的情况，傻瓜式的做法当然是不管三七二十一，只要是地 就整块敷铜了。这种对于低速板或者对干扰不敏感的板子来讲还是没问题的，否则可能...
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第九讲 PN结单向导电性
上回书说到，PN结内建电...
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第十一讲 三极管的结构顾名思义，三极管三个电极，与二极管相比，多一个电极，那个电极是怎么...
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第十四讲 三极管基本放大电路的演变关于三极管的一些主要参数可参见相关书籍。这里给出一些三极管的参数名词...
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十七讲の四对单管小信号放大器的分析，虽然进入了动态分析阶段，但是却也要经历静态分析这一步。就像上一节17-3几乎静态占大半，那么为什么要穿插静态分析呢？因为只有经历静态...
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1） 运放块精密整流电路精密整流的运放块放大正弦波(图红线)在Oa端输出信号(绿线)，高出一个直流分量Va(二极管的压降)，所以强度小于Va的信号也能整流。尽管如此，当运放块输出信...
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