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中秋8天假期闲来无事，热转印了一块板子使用一个16bit的AD，目的在于
1，使用AD内部的PGA，在输入信号范围的确定下能够有效的利用该AD的分辨率。
2，有效的防止SPI接...
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于芯片开发使用来说，时序图是较为核心也较为重要的一个知识点。在厂家给出的芯片数据手册中，时序图也是非常重要的参数细节。开发者拿到一款芯片时，首先需要做的就是阅读其数据手册，对上面的...
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【Q】是使用定时器还是直接就是延时函数延时？如果还要动态刷新数码管，那这个延时怎么处理最好？
【A】
1、都是us级别的延时，而且时序比较严格的情况...
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我用的是CCR1 连续计数模式
这个CCR1每次要在定时器赋...
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这两天仔细研究了下FAT32，发现里面涉及到了一个大端、小端对齐有点意思，这里也简单总结一下。先在这里说明一下，MSP430是小端对齐的，还有FAT32文件系统中存放字段的顺序也是...
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1、设置MSP芯片的型号
2、设置输出格式 .hex
3、选择调试方式 FET Debugger&nbs...
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【问题描述】刚开始学习MSP430单片机，参考网上修改的程序， DS18b20总是初始化失败，端口读入的值总是FFFF。延时用示波器测的，满足500，改为600US也不好用，请教各...
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在安装msp430仿真器lsd-fet430uif的usb驱动程序时,出现问题，
在inf中找不到所需段落，
解决方法如下：
1.打开widows文件下setupapi....
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今天在阅读RF_Example_Code_v1.0中头文件cc430x613x.h时发现了几部分的疑问。
首先来看一下cc430x613x.h 中的3个#d...
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这个是编程器的原理图，已经做成实物在出售了，电路没有任何问题
这个是PCB布线图，线路没有任何问题，需要的朋友可加我Q购买PCB板或套件。
这个是PCB板的3D图。
&nbs...
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毕业设计|by
期待 |发表时间 2015-09-17
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在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...
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//------------------- //18b20驱动程序 by zmz // 2008.4.19 //-------------------...
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原Verilog程序如下：
wire [22:0] Total_Max;
reg [23:0] Mixed_Max;
wire [23:0] overflow_e...
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所需软件：Quartus/ISE、EZ-USB_devtools、Labview与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtools、Labv...
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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NIOS II 运行应用程序Run as ->Nios II Hardware时出现错误：
No Nios II target connection paths were ...
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一、摘要
将Quartus II中FPGA管脚的分配及保存方法做一个汇总。
二、管脚分配方法
FPGA 的管脚分配，除了在QII软件中，选择“Assignment...
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请到”附件“中下载！！！
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我们在进行pcb布线时总会面临一块板上有两种、三种地的情况，傻瓜式的做法当然是不管三七二十一，只要是地 就整块敷铜了。这种对于低速板或者对干扰不敏感的板子来讲还是没问题的，否则可能...
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导线的电阻很小，如1m长度1mm2的铜线器电阻不到0.1Ω...
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