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PCB设计常见问题104个解答续(四) 91、在高速PCB中，VIA可以减少很大的回流路径，但有的又说情愿弯一下也不要打VIA，应该如何取舍? 分析...
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作为一名硬件工程师，尤其是小公司的硬件工程师，需要做的工作将会涉及整个项目的各个方面。我们的根本目的是：把自己设计的硬件系统，以最稳定、简易的效果应用在项目产品中。希望我们国家的科...
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【转】capture CIS与Allegro交互布局 ————作者：吴川斌1. 打开原题图，Options->P...
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在绘制原理图和PCB的时候，因为经常变动所以我们会需要常常进行文件保存工作，如果手动保存，可能我们在绘制原理图或PCB文件过于认真忘记保存，或者还没保存就出现电脑当机的现象，导致我...
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当一块PCB板完成了布局布线，又检查连通性和间距都没有报错的情况下，一块PCB是不是就完成了呢？答案当然是否定。很多初学者也包括一些有经验的工程师，由于时间紧或者不...
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使用 Ultra Librarian生成PCB库我用到最多的了。并且其中更多的是应用于来自TI的一些产品的封装设计。
然而一直...
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对于电子工程师来讲，尤其是硬件工程师，必须能够看懂并且认真分析每个元器件的spec，这对于设计电路系统来说至关重要。对于画封装来说，对于芯片外围尺寸的分析，定位布局好硬件设计板的关...
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高速问题的表现有很多，过冲、串扰、振铃等等，为了方便归类研究，一些主流的仿真软件的厂商做了以下划分：
普通SI问题：即反射、串扰、过冲、下冲、单调性等；...
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PADS9.3 画图。最后铺铜。鼠标右键 select shapes ,选中copper pour ,右键 flo...
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TOP 顶层 PCB设计走线和放元器件
BOTTOM 底层 PCB设计走线和放元器件
LAYER- 3至LAYER-120 普通层 可以PCB设计走线，但不可放元器件。不需要那...
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Package Geomerty 封装的几何尺寸 Assembly 装配层 表示元器件的实体大小，贴片机焊接时候才用得到
Pastemask 钢网层 是正显层 有表示有 无表...
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Cadence Allegro SKill 语言出Gerber创建Film层信息的API
Cadence Allegro SKill 能够极大的扩展Cadence ...
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Cadence Allegro PCB Editor 如何导出封装库 复用现有PCB板上的封装库 将偷懒进行到底
Cadence Allegro PCB Edito...
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1、如何选择 PCB 板材？
选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB...
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1、逻辑门：
2、运放：
1，(图1)
一个开环的运放将饱和在电源的一个端电源上，因为是浮空状态。所以会拾取一些干扰噪声，有时候还可以产生一些...
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关于出现 Protel 99 SE 'Format '%x' invalid or incompatible with argument' 的分析。
之前在笔记本上从来没出现过这...
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现在还有好多朋友在用Protel 99se来画图，可是在现在的双核或四核电脑上运行Protel出现错误并且弹出对话框：“format '%x' invalid or i...
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在此真的很感谢这个贴子的原创者，码了这多的字，都是经验之谈。那天有空做个东东试试。先把补充写这吧：一块5*10CM的敷铜板大约加2毫升盐酸后再加约2毫升双氧水，轻轻振荡，几...
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一、点击system------>set shEEt size便可修改。
二、proteus中电解电容区别正负极的方法：空心的是正极，画斜线的是负极...
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如下图，都是同一网络的，为何有GAP ?
而且这种设计多为地网络，为什么？是电磁兼容的考虑？
把缝隙填实铜不是更好吗？
求教求教各位大侠！
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