-
WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
-
昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
-
这是刚开始学习FPGA时候，积累的一点资料。
具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用
信号做时钟，在时序分析上有很大问题，隐含着很大风险。...
-
soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？
这是我之前问别人的一个问题。
其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...
-
在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？
对这种情况的处理是增加约束...
-
问题：将Quartus软件从11.0升级到13.0sp1后发现代码的中文注释全变成乱码了
解决：用第三方的代码编辑软件将原先的程序文件保存成“UTF-8 无BOM&r...
-
板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
...
-
随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
-
背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
-
&bULl; 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
&bULl; &n...
-
一：generateVerilog-2001添加了generate循环，允许产生modULe和primitive的多个实例化，同时也可以产生多个variable，net，task，...
-
(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
-
modULe datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);
input LV...
-
任务、函数的定义和调用都包括在一个modULe的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
-
自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
...
-
WARNING:PhysDesignRULes:372 - Gated clock. Clock net rd_en&n...
-
驱动安装
-问题描述
Windows7系统对驱动程序的使用要求有数字签名，否则无法正常使用 -问题解决 开机按F8界面，选择禁用驱动程序签名强制
时序仿真...
-
一 背景
最近在拿FPGA测试ISA总线的时序，同时ISA总线的master是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
-
如题,,,再附加上程序的控制说明.......是用GW48教学实验箱仿真的
如果对你有帮助,请大家顶上...
程序直接贴上了
控制说明：
1、电子琴：程序设计采用八个输入端...
-
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么...
畅学电子
