用的是MSP430g2553./*实验板MSP-EXP430G2 * 利用定时器编写PWM电路，驱动LED，并可以通过按键调节亮度
a. 强大的处理能力：
MSP430系列单片机是一个16位的单 片机，采用了精简指令集(RISC)结构，具有丰富的寻址方式(7种源操作数寻址、4种目的操作数寻址)、简洁的27条内...
if(clk_bps) begin &...
//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...
近期项目的板卡焊接回来，开始进行硬件调试。在调试FPGA最小电路能否正常工作的时候，出现了这样一个问题：用JTAG烧写器往FPGA中烧写配置文件的时候，文件可以正常烧写，但是FPG...
昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
always@（posedge clk）
begin
b<=a；
c&l...
随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
module datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);
input LV...
复位对于FPGA设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。
复位信号可以是高电平也可以是低电平复位。并且电路分外部...
WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
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