DXP在铺地时为何显示与所有网络线相连？
布板中如果铺地显示与所有网络线相连，
其原因是
1检查原理图 有时将地网络设置错误
Cadence Allegro PCB 铺铜(覆铜)Shape呈格点状填充而不是完整全铜显示问题–Allegro技巧
Cadence Allegro P...
Cadence Allegro 如何关闭铺铜(覆铜)shape的显示和设置shape显示模式–allegro小技巧
Cadence Allegro 画完...
Cadence Allegro 网表成功导入，准备布局布线，把器件的飞线打开，预估一下器件间的网络连接关系，却发现很凌乱有木有，电源、地网络鼠线显示的一堆，非常碍眼。
其实电...
Cadence Allegro PCB EdITor 如何导出封装库 复用现有PCB板上的封装库 将偷懒进行到底
Cadence Allegro PCB EdITo...
PCB footprint制作问题
这些天在用orcad画原理图，基本学会了，有个问题一直不懂，请教各位高手，orcad中元件的封装如何制作？在哪块呢？一直找不着。...
单位换算
1mil = 0.0254 mm
1mm = 39.3701 mil
默认情况下我们更倾向于使用mil单位绘制PCB板。
1 新建工程，...
根据具体情况，可以有四种方式更新封装。
1、常规操作，直接从原理图导入PCB；
2、如果原理图part已经更新，勾选Preference页的Compare PCB Deca...
工具： PADS 9.3
原理图：PADS Logic
## File -> New ; 新建个空白带border的图纸。
## 如果觉得默认sizeB的边...
工具： PADS 9.3
原理图：DxDesigner
主要任务： 1、建新原理图； 2、基本工程配置； 3、加页边框； 4、新建symbol文件； 5、添加元件；...
很多朋友在工作过程中经常会碰到各种不同格式的PCB设计文件,本人总结了下文件后缀对应的格式,希望对大家能有帮助.
1）.pcb。最常见的后缀，很多PCB设计文件都是这一后缀，其中...
版本：Cadence SPB16.5
Design Entry CIS 中的 OrCAD Capture CIS 一直都能正常使用
但是有一次打开，卡住进不了主界面...
第一次由已绘制好的原理图来进行PCB绘制，低水平、经验的总结，不够供TA人参考。
需求：原理图已经绘制，并已经导入PCB（A.PCB）内，线已经布了一部分。需要从新...
[背景]
接触与使用 PIC18 的 GPIO, 是一件饶有兴致的事. 原因就是我们发现, MICROCHIP 把所谓” Read-modify-wri...
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