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锁存器和触发器是具有记忆功能的二进制存贮器件，是组成各种时序逻辑电路的基本器件之一。区别为：latch同其所有的输入信号相关，当输入信号变化时latch就变化，没有时钟端；flip...
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一、接口信号描述
二、握手机制
只有当VALID和READY同时为高时，才能进行传输。
VALID和READY信号的先后顺序有一下三种形式：
2.1...
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题外话：
总感觉“年轻人”在字面上不准确，本人更喜欢用“年青人”
同时又感觉“青年人”的现实处境很诡异，...
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我以前做了一块Spartan6LX45的开发板，配置电路如下图，由于产品化的需要将开发板精简，只是对M0和M1的连接做了修改，以前使用跳线选择，方法和xilinx的SP601、sp...
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最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...
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FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...
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xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...
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昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
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上周没有定下任务，于是看看文档，累了就把尘封多时的altera的FPGA和CPLD拿出来玩玩。由于一直用的是xilinx的芯片，用的都是ISE或vivado，好久没用的quartu...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
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背景：xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
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先来简要了解模电和数电的区别： 很多刚进入电子行业，自动化行业的人士对模似电子电路和数...
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本设计选用具有高集成度、低功耗、短开发周期的FPGA来完成此项设计，以实现系统的ASIC为研究背景，具有很强的现实意义和广阔的市场空间。 采用xilinx公司Spartan 3...
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可以根椐以下的知识选择使用的软件.基于实际经验与实际项目详细理解并掌握成为合格的硬件工程师的最基本知识。1） 基本设计规范2） CPU基本知识、架构、性能及选型指导3） MOTOR...
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寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只叫寄存器和锁...
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1. 我原来有一个74系列设计的电路，工作很正常，为什么原封不动集成到PLD中以后却不能正常工作，是芯片有问题吗？ ...
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CPLD按英语说是复杂可编程逻辑器件，对于一个硬件工程师来说，能应用cpld技术是一个十分强大的能力。它的应用可在根本上解决许...
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