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[ 话题 ] verilog中的task用法

任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-06 |0个回复
[ 话题 ] VHDL中信号量与变量的区别

一、变量 1．变量是对暂时数据进行局部存储的。 2．变量的说明和赋值只能在顺序部分进行，即只能在进程、过程或函数中进行。 3．变量的赋值具有立即性，不包含延时信息，更像高级语...

来自 CPLD交流|by 永不止步步 |发表时间 2017-04-11 |0个回复
[ 话题 ] 学习FPGA的经验之谈

一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。　　1.Verilog语言及其于硬件电路之间的关系。　　2.器件结构（最好熟练掌握Sp...

来自 FPGA|by 银火虫 |发表时间 2016-06-12 |0个回复
[ 话题 ] FPGA系统设计流程和方法

1： TOP TO DOWN设计方法 Down to Top:元件选型到逻辑设计到系统设计调试 Top to down:对系统功能进行行为描述、定义和仿真（与具体的物理芯片无关...

来自 FPGA|by 一见钟情 |发表时间 2017-09-13 |0个回复