-
想着是可以行，但没考虑相对时序和延时，用全局时钟去控制，结果就可以了。
06-10 14:10by
永不止步步 1319次查看
-
在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。
06-10 14:07by
永不止步步 1043次查看
-
我们常说“时序就是一切”。在复杂电路设计中，经常会有贯穿整个电路的总线信号。
06-10 14:01by
永不止步步 672次查看
-
汇编跳转指令总结 ，目前所知道的跳转指令有 b,bl,bep,bne。
06-10 13:59by
永不止步步 968次查看
-
06-10 13:44by
永不止步步 1101次查看
-
在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。
06-10 13:34by
永不止步步 1783次查看
-
localparam和parameter的区别，引用特权博客。
06-10 12:00by
永不止步步 918次查看
-
完成了试验一，这次的实验是要测出距离并且要在数码管上显示出来。这个实验最关键的地方就是测出回响电平的高电平的宽度。
06-09 17:09by
永不止步步 1249次查看
-
我这个例子里面还没有使用echo接到fpga，只是用示波器看echo的波形，下个实验才来测距。
06-09 17:02by
永不止步步 1578次查看
-
基础知识：verilog 不可综合语句；建立可综合模型的原则。
06-09 16:56by
永不止步步 914次查看
-
目的：掌握函数在模块设计中的使用。
06-09 16:54by
永不止步步 985次查看
-
如果我们写测试文件（产生激励信号）时，不清楚应该个输入赋什么值的时候，这样写就是一个不错的选择。
06-09 14:15by
永不止步步 1301次查看
-
我在写Verilog的时候，经常会用到一种方法（这一种方法是akuei2发明的）为了大家能看懂我的程序。
06-09 10:30by
永不止步步 829次查看
-
很早就想写这篇技术文章，但是一直没有心情来整理思路。今天终于可以空闲下来写一写这方面的内容了。
06-08 17:40by
永不止步步 629次查看
-
今天看到群里面的几位要找工作的小朋友在晒笔试题，其中有一道是如何用32bit的加法器和逻辑门实现两个并行的16bit加法器。
06-08 17:31by
永不止步步 2951次查看
-
最近在看彬哥的程序，看到彬哥把`include用的很酷，还有看xzy610030。博客说道，华为FPGA面试居然也问道了`include的用法，这里就总结一下。引用彬哥的一句话，不总结的人生等于白活...
06-08 17:28by
永不止步步 13808次查看
-
说是新写法，其实也不新了。说来惭愧，我也是最近听了一节阿东的公开课，才知道Verilog有95语法和01语法之分，关于这一点其实软件是可以设置的，如下图。
06-08 17:14by
永不止步步 2513次查看
-
我按照正常的方法安装后 驱动可以显示 但是在quartus 中选择硬件的时候没有usb的选项。
06-08 13:48by
永不止步步 4612次查看
畅学电子
