制作信号源有多种方法，但是由于接口数量以及手头资源的因素，我选择了用FPGA来产生一个信号源，算是自己正式开始了FPGA逻辑设计吧。本文介绍的就是我自己利用cyclone系列的FPGA制作的信号源，信号源的设计包括以下几个部分：

1、整个设计框架

2、各个小模块的实现（可调分频模块，三角波产生模块（含rom的定制，需先生成.mif文件），正弦波产生（同上）模块，方波产生模块，锯齿波产生模块，具体生成方法同上，4选1多路选择器模块，4路输入及输出均为8位，DAC0832控制器）

3、外围电路的设计（包括频率控制，加 减 设置功能，以及直接设置多少频率，显示模块（待设计），DAC0832模块）

4、仿真结果

在每一个设计开始的时候，首先要进行的是整体框架的划分，即系统有哪些部分组成，模块与模块之间应该怎样互联，明确这些之后才是具体的底层实现。

一、整体设计的框架图

系统时钟是FPGA正常工作所需的时钟（选取的是50MHz），时钟分频模块用于将系统时钟分频，它决定了信号波形的周期，通过控制它可以调整信号发生器产生的信号的周期（这里先介绍含有两个固定分频系数的分频器，如何产生可调周期的信号等下次详述）。接着是四个波形发生器，它们都需要先定制rom的初始化数据，然后再利用初始化的存储数据产生rom，利用QUARTUS Ⅱ产生各模块。4选1多路选择器，用于选择输出的波形，DAC0832控制器用于产生外部硬件的控制信号。接下来的是DAC0832的外部电路，用于产生最终输出的模拟信号。

在以上各模块中，难点是如何产生波形发生器，以及如何进行调频和调幅。（在本设计中只是用到了两个固定的周期，而且没有涉及到调幅，这些都将在下一篇中进行详述介绍）。

二、各小模块的具体实现

1、时钟分频模块

本部分设计的周期是6.25MHz和12.5MHz，对系统时钟进行8分频和4分频即可，分频系数分别为8和4。

具体实现电路原理图如下，rst信号用于复位，k4用于选择频率选择，当K4为高电平时输出频率为6.25MHz，为低电平时是12.5MHz。clkin是系统时钟为50MHz。 

具体的FPGA实现代码及全文见资料