搜索: IR - 畅学电子网

[ 话题 ] TI MSP430系列单片机串口通信波特率计算方法

TI MSP430系列单片机，usart模块的波特率值设定是通过以下三个寄存器决定的：UxBR0,UxBR1,UxMCTL 波特率＝BRCLK/N ,主要是计算出N。...

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] MSP430PWM脉冲占空比调节LED光亮

用的是MSP430g2553./*实验板MSP-EXP430G2 * 利用定时器编写PWM电路，驱动LED，并可以通过按键调节亮度

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] 被忽略的硬件常识

在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |4个回复

[ 话题 ] 关于FPGA设计数字信号处理电路的心得

FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于ISE中使用DSP48 marco的问题

在ISE14.2中使用IP核，在Core Generator中新建工程，选用VIRtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] Verilog乘法运算结果为0问题的解决

原Verilog程序如下： wIRe [22:0] Total_Max; reg [23:0] Mixed_Max; wIRe [23:0] overflow_e...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-11-10 |0个回复

[ 话题 ] Quartus II 中如何保持信号不被综合

在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？对这种情况的处理是增加约束...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-18 |0个回复

[ 话题 ] I2C转GPIO的IO扩展芯片输出电流不足-PCF8574

板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。控制逻辑简图： ...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-23 |0个回复

[ 话题 ] DM642不用FPGA扩展FLASH高位地址线的问题

问题如下：我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] DM642不用FPGA扩展FLASH高位地址线的问题

问题如下：我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-15 |0个回复

[ 话题 ] 使用Chipscope时如何防止reg_wIRe型信号被优化掉

随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] Verilog中generate的用法

一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] quartus_ii_常见的19个错误、28个警告

(一)Quartus警告解析　 1.Found clock-sensitive change during activeclock edge at time<tim...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] Quartus II sof文件转 jic文件

选择File->Convert Programming Files... Programming File Type选择JTAG IndIRect Configurat...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-30 |0个回复

[ 话题 ] 用verilog语言编写的电子琴跟电子钟

如题,,,再附加上程序的控制说明.......是用GW48教学实验箱仿真的如果对你有帮助,请大家顶上... 程序直接贴上了控制说明： 1、电子琴：程序设计采用八个输入端...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-06 |0个回复

[ 话题 ] protel99原理图元器件库详细说明

1.电阻固定电阻：RES 半导体电阻：RESSEMT 电位计；POT 变电阻；RV...

来自 Protel99SE|by 冯大同 |发表时间 2014-05-26 |0个回复

[ 话题 ] protel99se无法添加原理图库和元件库如何解决

本文通过图文讲解protel99se在win7下安装无法添加原理图库和元件库如何解决，经过测试，此解决方法是很有效的。在win7下安装protel99se会出现无法添加原理图库...

来自 Protel99SE|by 银火虫 |发表时间 2016-05-31 |0个回复

[ 话题 ] 硬件开发流程及注意事项

以一个实际的硬件设计项目为例，和大家一同探讨硬件开发的基本准则和思想，同时欢迎大家积极提出自己的问题和观点。1 充分了解各方的设计需求，确定合适的解决方案

来自 Protel99SE|by 银火虫 |发表时间 2016-06-13 |0个回复

[ 话题 ] 最全的proteus常用元件库

AND 与门 ANTENNA 天线 BATTERY 直流电源 BELL 铃,钟

来自 Protel99SE|by 粽子糖果 |发表时间 2016-10-24 |0个回复

[ 话题 ] Proteus原理图元器件库详细说明

Proteus原理图元器件库详细说明当你在用Proteus的时候，你是否真的清楚它们的元件库呢？如果你不清楚的话，也许这个对你有点用！！&n...

来自 Protel99SE|by 粽子糖果 |发表时间 2016-11-10 |0个回复