-
XiLinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...
-
WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
-
在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vLx110t-1ff1136，然后找到DSP48 marco，配置...
-
昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
-
Error:
Can't Launch the ModeLSim-ALtera software -- the path to the Location...
-
我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...
-
第一个问题是，SDRAM上电后默认存储的是什么数据？随机数据吗？通过实验似乎是随机数据，如下图所示
但是在调试的时候发现一个比较有趣的问题是，当电路板掉电后重...
-
http://www.eeskiLL.com/articLe/id/38054 就是这篇文章
-
这是刚开始学习FPGA时候，积累的一点资料。
具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用
信号做时钟，在时序分析上有很大问题，隐含着很大风险。...
-
在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
aLways@（posedge cLk）
begin
b≪=a；
c&L...
-
做时钟测试的时候，写了个程序控制两个LED灯每隔200ms交替闪烁，但明显感觉Led并不是按照200ms交替闪烁的，有时会顿一下有时会很快的交替，这是什么问题啊？
-
原VeriLog程序如下：
wire [22:0] TotaL_Max;
reg [23:0] Mixed_Max;
wire [23:0] overfLow_e...
-
上周没有定下任务，于是看看文档，累了就把尘封多时的aLtera的FPGA和CPLD拿出来玩玩。由于一直用的是xiLinx的芯片，用的都是ISE或vivado，好久没用的quartu...
-
所需软件：Quartus/ISE、EZ-USB_devtooLs、Labview与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtooLs、Labv...
-
soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？
这是我之前问别人的一个问题。
其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...
-
用记事本的方法打开C盘的License.dat文件
把里面用红线圈着的内容复制，在后面粘贴，并进行如下操作:
把刚粘贴的中的红线位置的00A2改为你所需要用的IP核的ID号...
-
在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？
对这种情况的处理是增加约束...
-
问题：将Quartus软件从11.0升级到13.0sp1后发现代码的中文注释全变成乱码了
解决：用第三方的代码编辑软件将原先的程序文件保存成&Ldquo;UTF-8 无BOM&r...
-
本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
-
板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制DarLington管MC1413，驱动后端的7个ReLay。
控制逻辑简图：
...
畅学电子
