DXP在铺地时为何显示与所有网络线相连?
布板中如果铺地显示与所有网络线相连,
其原因是
1检查原理图 有时将地网络设置错误
TOP 顶层 PCB设计走线和放元器件
BOTTOM 底层 PCB设计走线和放元器件
LAYER- 3至LAYER-120 普通层 可以PCB设计走线,但不可放元器件。不需要那...
Package GeOmerty 封装的几何尺寸 Assembly 装配层 表示元器件的实体大小,贴片机焊接时候才用得到
Pastemask 钢网层 是正显层 有表示有 无表...
PCB走线时与元器件相连的线为什么是绿色的?而且下面的细线还不消失!
原理图原理图生成PCB时老出错,改了好久改不对,求大神指点,
PrOtel99se怎么能导出或者打印可以查找元器件的PDF格式的原理图
以前原理图都是用虚拟打印机直接出来的,后来做软件的同事这样的原理图不能查找,调试不方便,我就只能通过AD...
Cadence AllegrO 的设置参数选项那可是叫巨多,也分得很细,有些经常设置的参数也要一层层的打开对应的选项目录,比较繁琐,或者有时会忘记对应的设置参数在哪个子目录下。好在...
Cadence AllegrO PCB 铺铜(覆铜)Shape呈格点状填充而不是完整全铜显示问题–AllegrO技巧
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Cadence AllegrO SKill 语言出Gerber创建Film层信息的API
Cadence AllegrO SKill 能够极大的扩展Cadence ...
当你经过几十个小时的艰苦奋战,终于把板子布完,而当你兴冲冲准备出Gerber文件丢给板厂打样,尽早结束噩梦时,却发现AllegrO报错&ldquO;Dynamic shapes a...
Cadence AllegrO PCB Shpae 如何设置透明度,使铺铜Shape半透明显示–AllegrO技巧
如何使得Cadence Allegr...
Cadence AllegrO 如何关闭铺铜(覆铜)shape的显示和设置shape显示模式–allegrO小技巧
Cadence AllegrO 画完...
Cadence AllegrO 网表成功导入,准备布局布线,把器件的飞线打开,预估一下器件间的网络连接关系,却发现很凌乱有木有,电源、地网络鼠线显示的一堆,非常碍眼。
其实电...
Cadence AllegrO PCB EditOr 如何导出封装库 复用现有PCB板上的封装库 将偷懒进行到底
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