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一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
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(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
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module datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);
input LV...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
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复位对于FPGA设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。
复位信号可以是高电平也可以是低电平复位。并且电路分外部...
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WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
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一 背景
最近在拿FPGA测试ISA总线的时序，同时ISA总线的master是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
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如题,,,再附加上程序的控制说明.......是用GW48教学实验箱仿真的
如果对你有帮助,请大家顶上...
程序直接贴上了
控制说明：
1、电子琴：程序设计采用八个输入端...
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任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么...
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我自己在学习编程的过途中有的几个疑问，1）什么编程语言我需要学。 2）学多少种才算可以。最后通过我自己学习感受和对其他编程高手（主要是新闻...
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期待 |发表时间 2015-09-17
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一．概念
在C/C++中，通过学习许多C/C++库，你可以有很多操作、使用时间的方法。但在这之前你需要了解一些“时间”和“日期&r...
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最近想好好研究C，于是便拿记事本这个小程序练练手。
自己从网上找了一个挺不错的，就从这个开始学习吧。。。。
一：代码
先建立一文件夹->方便管理与查看
拿我来说，在d...
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Introduction to the Volatile Keyword认识关键字Volatile • 在内存中进行地址映射的设备寄存器；• 在中断处理程序中可...
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一见钟情 |发表时间 2017-09-08
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这里我谈谈我的一些经验和大家分享，希望能对IC设计的新手有一定的帮助，能使得他们能少走一些弯路，欢迎讨论!
我相信“如果有梦想，就会实现!"
在IC工业中有许多不同...
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FPGA|by
银火虫 |发表时间 2016-06-03
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1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。
2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，...
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银火虫 |发表时间 2016-06-12
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最近学了FPGA 一段时间，想自己做个真实的东西，笔者也是务实求真的人，呵呵。首先就选择了一个数字钟，当我昨晚了计数器模块，做按键校准的时候，就发现按键抖动的很厉害，没有C 语言做...
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银火虫 |发表时间 2016-06-23
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1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation i...
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银火虫 |发表时间 2016-06-23
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我起初的FPGA学习历程，走了不少弯路，现在看来，如果采用自学的方式，这些弯路也是多数人会遇到的：
1.买一本书，花大量的时间学习语法；
2.到网上到处搜一些资料，类似...
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对按键计数，编译不通过！！module dc_counter(rstn,up,down,dout);input ...
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关于阻塞：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。 所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前...
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