基于Verilog HDL设计CAN控制器.rar
时间:05-11 16:13
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简介：
本次设计将CAN总线控制器分解成三大模块依次进行：设计寄存器逻辑模块，完成对数据，控制器状态以及处理器命令的存储和读写功能：设计验收滤波器模块，完成帧的标识符的校验，保证帧的标识符的匹配：设计位流处理器模块，完成控制发送缓冲器、接收FIFO和CAN总线之间的数据流，接收帧发送帧等功能。在设计每一模块之后，都通过了时钟周期为10ns的条件下的仿真验证，达到了设计要求，为未来将更多的定制功能同CAN总线控制器功能结合，融入一块FPGA芯片铺下基础。
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