数字频率计的VHDL源文件设计与仿真.zip
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简介：
运用VHDL语言，采用TOPTODE的方法，实现了8位十进制数字频率计源文件的设计与仿真。本数字频率计主要由四个模块组成，分别是测频控制信号发生器电路，计数模块电路，锁存器，译码驱动电路，选用直接测频法，将被测频率信号经脉冲整形电路后作为计数器的计数脉冲，加入计数器的输入端，测量一定闸门时间内被测信号的脉冲个数。把编制好的程序传入Active-VHDL集成开发环境进行编辑、综合、波形仿真，达到预期目的。
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