在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置参数，生成IP核后，在Verilog语言中例化此IP，调用IP仿真，发现输出结果不正常。发现：凡使用输入c，实际运算结果都等于理论运算结果右移一位。如设定功能为：p=a*b+c，结果功能仿真结果为：p=(a*b+c)>>1；设定功能为：p=a+c，结果功能仿真结果为：p=(a+c)>>1。而不使用输入c时，结果又是对的，如可以实现p=a*b。这是什么问题，应该怎么解决？目前为止，对其它IP的使用都很正常。

 

结果功能仿真结果为：p=(a*b+c)>>1，如下 

 

设定功能为：p=a+c

 

 

结果功能仿真结果为：p=(a+c)>>1，如下

 

 

设定功能为：p=a*b

 

 

实际结果也为：p=a*b

 

 

这是怎么回事呢？如何解决这个问题？谢谢各位大虾给予帮助与指导。