背景：用FPGA扩展5个100M以太网，5片PHY的MDC和MDIO并联在一起，读PHY的ID号错误。 

1.电源，时钟都正常，原理图没有复位信号，飞线到FPGA软件复位，数据线三态正常。

2.更改了部分时序，时钟上升沿提前数据变化100ns，发现只有3号PHY能工作，其余4片没有响应，但是数据线波形不对，上升缓慢下降正常，三角波，只能是上拉太大（靠FPGA内部弱上拉），飞线1K电阻解决。

3.确认芯片底部没有焊盘，剩下的问题只能是地址没配对，PHY地址靠3个地址管脚上电或复位采样后配置。

4.最后确认FPGA没有使用的管脚默认是输入，弱上拉，而配置管脚内部也有上下拉电阻，分压后导致配置地址不正确。 

扩展：很多芯片上电后靠配置管脚来设置模式等等，要保证这个配置的可靠，尤其是这些管脚和FPGA或者别的处理器相连的时候。