-
FPGA成长之路第一篇！
学习FPGA几个月以来 第一篇文章，我不擅长文字表达；就直奔主题了。
今天快下班闲来无事，在写一个点亮数码管的代码，手一抖，突然把编辑区...
-
一个8字节的数据可表示为dATA[64-8*x-1:8]，冒号前的表示上限，冒号后面的8表示位宽。又例如：dATA[64-x*8-1:64-(x+1)8],此种表示方法在Model...
-
在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...
-
//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...
-
近期项目的板卡焊接回来，开始进行硬件调试。在调试FPGA最小电路能否正常工作的时候，出现了这样一个问题：用JTAG烧写器往FPGA中烧写配置文件的时候，文件可以正常烧写，但是FPG...
-
最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...
-
WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
-
昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_dATA&...
-
我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...
-
板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
...
-
最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
-
目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
-
随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
-
一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
-
(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
-
Error: Specified license is not valid forthis machine
Quartus II 软件没有破解好,重新破解试...
-
module dATAinput(DVAL,LVAL,FVAL,in,clk_m,Y_dATA,C_dATA);
input LV...
-
选择File->Convert Programming Files...
Programming File Type选择JTAG Indirect Configurat...
-
自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
...
-
WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...
畅学电子
