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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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ISP（In-System ProgrammaBle;在线编程）。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pc进行编程,而不用...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix Blocking and non...
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背景：Xilinx公司的FPGA&nBsp; ，ISE 13.4 开发环境，&nBsp; verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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&Bull;&nBsp;&nBsp;&nBsp;&nBsp;信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
&Bull;&nBsp;&n...
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一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variaBle，net，task，...
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(一)Quartus警告解析 &nBsp;1.Found clock-sensitive change during activeclock edge at time<tim...
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Error: Specified license is not valid forthis machine&nBsp;
Quartus II&nBsp;软件没有破解好,重新破解试...
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module&nBsp;datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);&nBsp;&nBsp;
input&nBsp;LV...
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NIOS II 运行应用程序Run as ->Nios II Hardware时出现错误：
No Nios II target connection paths were ...
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NiosII 下载程序过程中出现以下提示信息：
Using&nBsp;caBle&nBsp;"USB-Blaster&nBsp;[USB0]",&nBsp;device&nBsp...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写TestBench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
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选择File->Convert Programming Files...
Programming File Type选择JTAG Indirect Configurat...
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复位对于FPGA设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。
复位信号可以是高电平也可以是低电平复位。并且电路分外部...
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几乎每个FPGA设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。
对于同步单元，可以选择同步复位、异步复位或者不复位。...
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自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
&nBsp...
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WARNING:PhysDesignRules:372&nBsp;-&nBsp;Gated&nBsp;clock.&nBsp;Clock&nBsp;net&nBsp;rd_en&n...
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