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WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
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背景：用FPGA扩展5个100M以太网，5片PHY的MDC和MDIO并联在一起，读PHY的ID号错误。
1.电源，时钟都正常，原理图没有复位信号，飞线到FPGA软件复...
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第一个问题是，SDRAM上电后默认存储的是什么数据？随机数据吗？通过实验似乎是随机数据，如下图所示
但是在调试的时候发现一个比较有趣的问题是，当电路板掉电后重...
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这是刚开始学习FPGA时候，积累的一点资料。
具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用
信号做时钟，在时序分析上有很大问题，隐含着很大风险。...
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在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
always@（posedge clk）
begin
b<=a；
c&l...
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做时钟测试的时候，写了个程序控制两个LED灯每隔200ms交替闪烁，但明显感觉led并不是按照200ms交替闪烁的，有时会顿一下有时会很快的交替，这是什么问题啊？
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上周没有定下任务，于是看看文档，累了就把尘封多时的altera的FPGA和CPLD拿出来玩玩。由于一直用的是xilinx的芯片，用的都是ISE或vivado，好久没用的quartu...
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所需软件：Quartus/ISE、EZ-USB_devtools、Labview与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtools、Labv...
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soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？
这是我之前问别人的一个问题。
其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...
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用记事本的方法打开C盘的license.dat文件
把里面用红线圈着的内容复制，在后面粘贴，并进行如下操作:
把刚粘贴的中的红线位置的00A2改为你所需要用的IP核的ID号...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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ISP（In-System Programmable;在线编程）。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pc进行编程,而不用...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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