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[ 话题 ] MCU功能严重异常的几个常见原因

我们在从事MCU应用开发过程中，难免会碰到MCU芯片异常的问题，其中有些异常比较严重。比如异常复位，表现为复位脚有电平跳变或者干脆处于复位电平；在做代码调试跟踪时，发现代码根本就进...

来自电子工程师俱乐部|by 永不止步步 |发表时间 2016-09-21 |2个回复

[ 话题 ] NUC505的SPIM 控制外部FLASH问题

因工作需要，最近在测试FLASH，正好手头有NUC505，便用来进行测试。测试了很多厂家的x25x系列的芯片，GIGADEVICE，WINBOND,EON,AMIC等...

来自电子工程师俱乐部|by 永不止步步 |发表时间 2016-10-09 |1个回复

[ 话题 ] 串口通信试验中的一个新手问题

if(clk_bps) begin &...

来自 FPGA讨论组|by 永不止步步 |发表时间 2013-12-31 |2个回复

[ 话题 ] 技术帖：青年学子的出路与FPGA芯片应用开发

题外话：总感觉&ldquO;年轻人&rdquO;在字面上不准确，本人更喜欢用&ldquO;年青人&rdquO; 同时又感觉&ldquO;青年人&rdquO;的现实处境很诡异，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2013-12-31 |0个回复

[ 话题 ] quartus9.0编辑区的选择菜单被隐藏

FPGA成长之路第一篇！学习FPGA几个月以来第一篇文章，我不擅长文字表达；就直奔主题了。今天快下班闲来无事，在写一个点亮数码管的代码，手一抖，突然把编辑区...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-06-11 |0个回复

[ 话题 ] 数据位表示技巧

一个8字节的数据可表示为data[64-8*x-1:8]，冒号前的表示上限，冒号后面的8表示位宽。又例如：data[64-x*8-1:64-(x+1)8],此种表示方法在MOdel...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] 都是IO弱上拉惹的祸

开发的一款液晶驱动器，接收MCU过来的指令和数据进行图像显示。使用了一片可编程（带使能和PWM调节控制）的背光芯片。在CPLD设计中，上电复位状态将背光使能拉低（关闭），直到MCU...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |5个回复

[ 话题 ] 被忽略的硬件常识

在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |4个回复

[ 话题 ] verilOg学习之DS18B20温度采集

//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...

来自 FPGA讨论组|by 期待 |发表时间 2015-09-23 |0个回复

[ 话题 ] 一个让我想了10秒钟的问题

昨晚，在用Quartus II对工程进行编译时，遇到了一个错误问题，足足让我想了10秒钟。如果是以前，一两秒就想到。看来是时间太长了，有点忘记了。说不定...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-08 |0个回复

[ 话题 ] 关于Quartus II执行TCL脚本

今天做了一个实验，发现从Quartus II的TOOls菜单下执行TCL脚本，如果TCL脚本里调用了其它TCL脚本，那么所有的TCL脚本就必须放在工程目录下，否则被调用的TCL脚本...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-12 |0个回复

[ 话题 ] COding时面积优化要点总结（编译）

l 打破流水线可以优化在流水线设计中各级流水用于复制逻辑的面积。 l 当共享逻辑远远大于控制逻辑的时候，则控制可以用于指导逻辑重用。 l 对...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-16 |1个回复

[ 话题 ] verilOg中task的用法

task在综合的时候不能带有时序控制，它里面的变量都是局部变量，如果想用task持续的改变一个变量，需要在他的外部定义一个全局变量。例如：

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-28 |0个回复

[ 话题 ] Spartan6老配置电路的新问题

我以前做了一块Spartan6LX45的开发板，配置电路如下图，由于产品化的需要将开发板精简，只是对M0和M1的连接做了修改，以前使用跳线选择，方法和xilinx的SP601、sp...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-31 |5个回复

[ 话题 ] FPGA配置不成功的原因分析

近期项目的板卡焊接回来，开始进行硬件调试。在调试FPGA最小电路能否正常工作的时候，出现了这样一个问题：用JTAG烧写器往FPGA中烧写配置文件的时候，文件可以正常烧写，但是FPG...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-02 |0个回复

[ 话题 ] xilinx的EDK中调用ISE产生的IP cOre的方法

最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rOm、clOck等，一直苦于不知道如何调用，找...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于FPGA设计数字信号处理电路的心得

FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] ISE中VHDL test bench模板的错误及修改

Xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] mif文件生成

WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。 bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于ISE中使用DSP48 marcO的问题

在ISE14.2中使用IP核，在COre GeneratOr中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marcO，配置...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复