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[ 话题 ] 如何使用ccs5.1给MSP430下程序

看你用FET 还是JTAG还是其他什么的不一样 1. 启动CodeComposerStudioStart→AllPrograms→TexasI...

来自 MSP430|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] CC2430调试接口与JTAG的区别

经常有人将CC2430的Debug接口与目前51中常见的串口ISP混为一谈，更有人将其与FPGA中常见的JTAG扯在一起，下面作一简要对比说明其不同： 1、JTAGJTAG的接口...

来自 MSP430|by 永不止步步 |发表时间 2017-03-15 |0个回复

[ 话题 ] MSP430F5529如何用ImageDog生成液晶所使用的图片数据

察看readme.txt Project File Listing /***************************************************...

来自 MSP430|by 永不止步步 |发表时间 2017-03-24 |0个回复

[ 话题 ] MSP430之AD12笔记及使用一例

MSP430的AD12使用灵活，功能强大．我在学习的过程中特别总结了一下，以后回头来也方便咯，呵呵．１．AD12(12路输入通道（8路外部输入通道，4路内部输入通道），4种模式...

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] TI MSP430系列单片机串口通信波特率计算方法

TI MSP430系列单片机，usart模块的波特率值设定是通过以下三个寄存器决定的：UxBR0,UxBR1,UxMCTL 波特率＝BRCLK/N ,主要是计算出N。...

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] IAR MSP430头文件中#define定义的部分解释

今天在阅读RF_Example_Code_v1.0中头文件cc430x613x.h时发现了几部分的疑问。首先来看一下cc430x613x.h 中的3个#d...

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] MSP430初学者必看

(1)获取资料购买有关书籍，并到杭州利尔达公司网站和TI网站获取资料，例如，在网上可以找到FET使用指导、MSP430 ...

来自 MSP430|by 粽子糖果 |发表时间 2017-11-02 |0个回复

[ 话题 ] 技术帖：青年学子的出路与FPGA芯片应用开发

题外话：总感觉“年轻人”在字面上不准确，本人更喜欢用“年青人” 同时又感觉“青年人”的现实处境很诡异，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2013-12-31 |0个回复

[ 话题 ] 数据位表示技巧

一个8字节的数据可表示为data[64-8*x-1:8]，冒号前的表示上限，冒号后面的8表示位宽。又例如：data[64-x*8-1:64-(x+1)8],此种表示方法在Model...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] always中的if执行条件的优先级

在一个always语句中，如果出现不同级的优先级判断时，一般大家采用if........else if........else.....等，这种思维通常是软件编程的思想。对于FPG...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] 被忽略的硬件常识

在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |4个回复

[ 话题 ] verilog中task的用法

task在综合的时候不能带有时序控制，它里面的变量都是局部变量，如果想用task持续的改变一个变量，需要在他的外部定义一个全局变量。例如：

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-28 |0个回复

[ 话题 ] xilinx的EDK中调用ISE产生的IP core的方法

最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于FPGA设计数字信号处理电路的心得

FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于ISE中使用DSP48 marco的问题

在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 上升沿和下降沿触发小论

这是刚开始学习FPGA时候，积累的一点资料。具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用信号做时钟，在时序分析上有很大问题，隐含着很大风险。...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-09-10 |0个回复

[ 话题 ] quartusii提示current license file does support the E

上周没有定下任务，于是看看文档，累了就把尘封多时的altera的FPGA和CPLD拿出来玩玩。由于一直用的是xilinx的芯片，用的都是ISE或vivado，好久没用的quartu...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-12-15 |0个回复

[ 话题 ] soc中如果让FPGA和HPS同时控制某一个输入或输出

soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？这是我之前问别人的一个问题。其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-12-17 |1个回复

[ 话题 ] Quartus II 中如何保持信号不被综合

在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？对这种情况的处理是增加约束...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-18 |0个回复

[ 话题 ] CCS5.5的详细使用方法

最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-23 |0个回复