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[ 话题 ] 0欧姆电阻的用途

a模拟地和数字地单点接地　　只要是地,最终都要接到一起,然后入大地。如果不接在一起就是"浮地",存在压差,容易积累电荷,造成静电。地是参考0电位,所有电压都是参考地得出的,地的...

来自电子工程师俱乐部|by 永不止步步 |发表时间 2013-12-31 |0个回复

[ 话题 ] 各大电子公司招聘题目大全――单片机、MCU、计算机原理

1、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统的设计原则。（仕兰微面试题目） 2、画出8031与2716...

来自电子工程师俱乐部|by 永不止步步 |发表时间 2013-12-31 |0个回复

[ 话题 ] MCU功能严重异常的几个常见原因

我们在从事MCU应用开发过程中，难免会碰到MCU芯片异常的问题，其中有些异常比较严重。比如异常复位，表现为复位脚有电平跳变或者干脆处于复位电平；在做代码调试跟踪时，发现代码根本就进...

来自电子工程师俱乐部|by 永不止步步 |发表时间 2016-09-21 |2个回复

[ 话题 ] NUC505的SPIM 控制外部FLASH问题

因工作需要，最近在测试FLASH，正好手头有NUC505，便用来进行测试。测试了很多厂家的x25x系列的芯片，GIGADEVICE，WINBOND,EON,AMIC等...

来自电子工程师俱乐部|by 永不止步步 |发表时间 2016-10-09 |1个回复

[ 话题 ] 串口通信试验中的一个新手问题

if(clk_bps) begin &...

来自 FPGA讨论组|by 永不止步步 |发表时间 2013-12-31 |2个回复

[ 话题 ] 数据位表示技巧

一个8字节的数据可表示为data[64-8*x-1:8]，冒号前的表示上限，冒号后面的8表示位宽。又例如：data[64-x*8-1:64-(x+1)8],此种表示方法在Model...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] verilog学习之DS18B20温度采集

//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...

来自 FPGA讨论组|by 期待 |发表时间 2015-09-23 |0个回复

[ 话题 ] verilog中task的用法

task在综合的时候不能带有时序控制，它里面的变量都是局部变量，如果想用task持续的改变一个变量，需要在他的外部定义一个全局变量。例如：

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-28 |0个回复

[ 话题 ] 关于FPGA设计数字信号处理电路的心得

FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] mif文件生成

WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。 bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] 关于ISE中使用DSP48 marco的问题

在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

[ 话题 ] Quartus综合有符号数乘加运算的一个问题

昨晚项目调试的时候遇到一个问题：输入IQ交织、有符号的复信号，时序是： iq_data&...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-05 |0个回复

[ 话题 ] 用VHDL设置引脚刚上电的状态

我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-02-01 |0个回复

[ 话题 ] 上升沿和下降沿触发小论

这是刚开始学习FPGA时候，积累的一点资料。具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用信号做时钟，在时序分析上有很大问题，隐含着很大风险。...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-09-10 |0个回复

[ 话题 ] CCS5.5的详细使用方法

最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-23 |0个回复

[ 话题 ] FPGA面试宝典

这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] 使用Chipscope时如何防止reg_wire型信号被优化掉

随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] verilog选择数据类型时常犯的错误

• 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。 • &n...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] Verilog中generate的用法

一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] quartus_ii_常见的19个错误、28个警告

(一)Quartus警告解析　 1.Found clock-sensitive change during activeclock edge at time<tim...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复