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问题：将Quartus软件从11.0升级到13.0sp1后发现代码的中文注释全变成乱码了
解决：用第三方的代码编辑软件将原先的程序文件保存成“UTF-8 无BOM&r...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE veriLog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix bLocking and non...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， veriLog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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• 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
• &n...
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一：generateVeriLog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
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(一)Quartus警告解析 1.Found cLock-sensitive change during activecLock edge at time<tim...
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Error: Specified license is not valid forthis machine
Quartus II 软件没有破解好,重新破解试...
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module datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);
input LV...
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NIOS II 运行应用程序Run as ->Nios II Hardware时出现错误：
No Nios II target connection paths were ...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
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选择File->Convert Programming Files...
Programming File Type选择JTAG Indirect Configurat...
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几乎每个FPGA设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。
对于同步单元，可以选择同步复位、异步复位或者不复位。...
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自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
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WARNING:PhysDesignRules:372 - Gated cLock. CLock net rd_en&n...
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驱动安装
-问题描述
Windows7系统对驱动程序的使用要求有数字签名，否则无法正常使用 -问题解决 开机按F8界面，选择禁用驱动程序签名强制
时序仿真...
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