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在使用chipScope来查看输入时钟时，如果输入时钟是chipScope的采样时钟，那么这个时钟线将显示不了高低变化的电平。因为要看的时钟和采样的时钟同步，采样时钟高，输入时钟高...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:XSt:880 - "JohnSon_Source.v" line 45: Cannot mix blocking and non...
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背景：Xilinx公司的FPGA&nbSp; ，ISE 13.4 开发环境，&nbSp; verilog HDL语言
问题描述：检查语法没有错误，用modelSim仿真也可以，但...
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•&nbSp;&nbSp;&nbSp;&nbSp;信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
•&nbSp;&n...
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一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，taSk，...
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(一)QuartuS警告解析 &nbSp;1.Found clock-SenSitive change during activeclock edge at time<tim...
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Error: Specified licenSe iS not valid forthiS machine&nbSp;
QuartuS II&nbSp;软件没有破解好,重新破解试...
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module&nbSp;datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);&nbSp;&nbSp;
input&nbSp;LV...
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NIOS II 运行应用程序Run aS ->NioS II Hardware时出现错误：
No NioS II target connection pathS were ...
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NioSII 下载程序过程中出现以下提示信息：
USing&nbSp;cable&nbSp;"USB-BlaSter&nbSp;[USB0]",&nbSp;device&nbSp...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写TeStbench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
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选择File->Convert Programming FileS...
Programming File Type选择JTAG Indirect Configurat...
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复位对于FPGA设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。
复位信号可以是高电平也可以是低电平复位。并且电路分外部...
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几乎每个FPGA设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。
对于同步单元，可以选择同步复位、异步复位或者不复位。...
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自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
Span>
&nbSp...
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WARNING:PhySDeSignRuleS:372&nbSp;-&nbSp;Gated&nbSp;clock.&nbSp;Clock&nbSp;net&nbSp;rd_en&n...
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驱动安装
-问题描述
WindowS7系统对驱动程序的使用要求有数字签名，否则无法正常使用&nbSp;-问题解决&nbSp;开机按F8界面，选择禁用驱动程序签名强制
时序仿真...
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一 背景
最近在拿FPGA测试ISA总线的时序，同时ISA总线的maSter是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
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今天做SEG7模块添加74138时，出现了Error: Can't compile duplicate declarationS of entity "**" into libra...
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