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开发的一款液晶驱动器，接收MCU过来的指令和数据进行图像显示。使用了一片可编程（带使能和PWM调节控制）的背光芯片。在CPLD设计中，上电复位状态将背光使能拉低（关闭），直到MCU...
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在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...
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l 打破流水线可以优化在流水线设计中各级流水用于复制逻辑的面积。
l 当共享逻辑远远大于控制逻辑的时候，则控制可以用于指导逻辑重用。
l 对...
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最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...
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FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...
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WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
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昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
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背景：用FPGA扩展5个100M以太网，5片PHY的MDC和MDIO并联在一起，读PHY的ID号错误。
1.电源，时钟都正常，原理图没有复位信号，飞线到FPGA软件复...
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在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
always@（posedge clk）
begin
b<=a；
c&l...
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上周没有定下任务，于是看看文档，累了就把尘封多时的altera的FPGA和CPLD拿出来玩玩。由于一直用的是xilinx的芯片，用的都是ISE或vivado，好久没用的quartu...
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所需软件：Quartus/ISE、EZ-USB_devtools、Labview与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtools、Labv...
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soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？
这是我之前问别人的一个问题。
其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...
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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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ISP（In-System Programmable;在线编程）。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pc进行编程,而不用...
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这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
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