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这里要谈的时xilinx的spartan-3系列FPGA的配置电路。当然了，其它系列的FPGA配置电路都是大同小异的，读者可以类推，重点参考官方提供的datasheet，毕竟那才是最权威的资料。这里...
09-06 09:31by
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《初学者对于Cyclone II 开发板电源选择的看法（http://www.eeskill.com/article/id/38246）》一文中提到电源电路中可以防止反接的整流桥电路，正好特权同学也...
08-29 11:47by
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一直不太明白一块FPGA开发板中要输入7.5V，9V或者12V的直流电源，还要用不同的电压调节器输出5V，在转换成适合开发板上个器件所需的各种电压，为什么不直接输入5V。
08-29 11:41by
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记得有一位博友不久前发过一篇文章，是关于滤除毛刺的多种方法的，其中提到了用同步的方法滤除毛刺。这篇文章就是关于跨时钟域同步逻辑和毛刺滤除方法的。作者：riple。
08-27 10:15by
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目的：掌握利用有限状态机实现复杂时序逻辑的方法。
08-27 09:53by
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有感于之前IIC通信中第一次使用verilog的inout端口，早就想写点什么。有些人可能会认为所谓的inout端 口FPGA会自己处理，你要它做INPUT的 时候从它读数据，你要它OUTPUT的时...
08-26 11:29by
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时序分析摸索了很久，看了很多资料，也反反复复的对比总结，然后思考。现在总算有点大彻大悟的感觉了，但是还不够有些东西理解的可能还不 是那么深入透彻，也喜欢把自己的思考过的东西拿出来和大家分享，更是希望...
08-26 11:11by
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当焊接球将封装有FPGA的器件连接到PCB上时，如果没有早期检测，由焊接失效引起的电性异常可能会导致关键设备的灾难性故障。为了防止关键设备由于焊接问题引起的灾难性故障，SJ-BIST对工作中的FPG...
08-22 09:05by
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verilog代码，非常简单；VHDL代码，相比繁琐很多，尤其是测试代码。
08-21 14:08by
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最近做QDR II SRAM控制器，要用到xilinx的原语IDDR，我的数据输入输出是18位的，又用到Generate将一位输入输出IDDR扩成18位,以前没用过generate,也不太熟悉，现在...
08-21 13:36by
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在我看过的很多代码中，发现许多人在对变量赋初始值（或常量值）0时的做法各种各样，现在来分析下这几种情况对设计的影响。以对64位变量a赋初始值0为例。
08-15 09:43by
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当设计者试图从算法中获得最佳性能但软件方法已无计可施时，可以尝试通过硬件/软件重新划分来进行加速。FPGA易于实现软件模块和硬件模块的相互交换，且不必改变处理器或进行板级变动。本文阐述如何用FPGA...
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FPGA设计通常会使用HDL语言，比如Verilog HDL或者VHDL。当采用HDL语言来描述一个硬件电路功能的时候，一定要确保代码描述的电路是硬件可实现的。
08-11 11:30by
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本文采用21阶的高斯低通滤波器，得到的内插波形相当理想。
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本文以基于FPGA设计的位置检测电路来解决基于传统的数字电路的生物芯片扫描仪中X-Y二维扫描台的位置检测电路存在计数误差和误清零问题。
08-08 14:27by
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长期以来很多新入行的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为老师经常要给这些菜鸟们普及基础知识，但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习 FPGA，总是急于求成。再加...
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本文介绍了等效时间采样的基本原理、系统实现的具体方案。等效时间采样技术实现了利用低速的ADC器件对宽带模拟信号的采集，降低了系统对ADC器件的要求以及系统实现的复杂度。
08-07 10:50by
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下面我们再来对时序分析的一些最基本概念及其相互关系进行探讨，即时钟和建立时间、保持时间的关系。
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