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本文介绍一种根据Xilinx FPGA中DSP48E1资源设计的去直流模块，其基本原理采用一阶滤波器，如图1所示，通过一个一阶RC电路，在V0端可等效一个低通滤波器，得到直流分量。
10-26 10:53by
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这个实例我们来看看如何对设计进行时序优化，假设设计的顶层框图如图1所示， 该设计在两个系统之间实现了一个POS-PHY第三层链路。
10-26 10:35by
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FPGA最小系统包括：FPGA芯片、下载电路、外部时钟、复位电路和电源。如果使用NIOS II软嵌入式处理器还要包括SDRAM和Flash。
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习惯了自己发现一些小问题，既然发现了，就记下来吧，不然又要忘了，这是多么悲痛的领悟。
10-21 11:04by
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近期项目需要实现DSP与FPGA之间的高速数据交换，用到了DM8168的GPMC接口。这部分的中文资料网上还是比较少的，于是苦苦研究芯片的数据手册和参考指南，最近终于有所成果，在Linux下调用GP...
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整理了八道Verilog 常见面试题。
10-17 11:24by
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本文算作Quartus II工程设计“自动化”开发的继续，最近在Altera的英文论坛看到有人提出一个问题，即如何自动抽取编译后的警告信息，由于他可能使用的是嵌入式操作系统，所以有人回复说如果使用L...
10-17 10:55by
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我们知道在组合逻辑之间插入寄存器可以优化设计的时序，而如果只是调整寄存器的位置来优化实现，这种技术被称为寄存器平衡。《高级设计》一书中提供了一个简单代码实例用以展示这种技术。这里我们需要注意的是本文...
10-16 11:33by
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寄存器打包是Quartus II软件布图工具中的一个优化选项，由AUTO_PACKED_REGISTERS控制。所谓寄存器打包就是将寄存器和组合逻辑LUT、DSP、I/O或者RAM块组合到一起。有些...
10-16 11:28by
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站在“爱你一世”的开端，回首整个“爱你一生”，发现这一年似乎只干了两件事情，第一件是电路板最终定型（第四版），每次改版可都是RMB啊，痛惜；当然第二件事情就是整理了书稿《深入理解ALTERA FPG...
10-16 11:22by
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之前写过一篇关于 “加法器” 的博文，研究了加法器的底层电路，本来想要研究一下“行波时钟”，由于涉及到计数器，那么就先看看 “计数器” 在FPGA中综合后是什么样的 ？然后再看“行波时钟”的情况 ？
10-14 11:29by
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复位信号其实不简单 ，希望这两个小案例对大家有所帮助！
10-14 10:29by
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本文主要介绍的FPGA中ram的类型及读写时序分析。
09-30 11:30by
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为什么大量的人会觉得FPGA难学?作为著名FPGA提供商Altera授权的金牌培训师，来详细讲一下菜鸟觉得FPGA难学的几大原因。
09-29 15:34by
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FPGA/CPLD设计流程：1.电路设计与输入；2.功能仿真 又名：前仿真；3.综合优化；4.综合后仿真；5.实现与布局布线；6.时序仿真 又名：后仿真；7.调试
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常用的有如下三种 配置文件：
Sof: SRAM Object File ; JTAG模式下，直接下载到FPGA中，
jic: JTAG Indirect Configuration File...
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本文从FPGA的原理结构的角度探讨了产生毛刺的原因及产生的条件，在此基础上，总结了多种不同的消除方法，在最后结合具体的应用对解决方案进行深入的分析。
09-11 14:52by
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有了这种写法后，当进行定点运算时，再也不用定义了一个变量后还要添加多少位整数、多少位小数的注释了。
09-09 10:04by
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