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在网上看到一个管脚分配的帖子，正好调自己的板子要用，方法够简单，共同学习，在编写自己的管脚扽陪内容时候可以在AD中导出netlist，对应里面的内容进行简单的编辑就可以做好自己的板子的TCL了。
06-11 13:34by
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06-11 11:29by
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在许多应用中只将异步时钟信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证。这时候，可以将所有非同源时钟同步化。
06-11 09:40by
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FPGA配置过程的一点笔记。
06-10 15:17by
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最近上班，一个小项目用到fpga去做oled的驱动，主要是非标准的驱动，所以采用fpga去做。驱动当然没问题。遇到1个问题是IO电平的问题。因为后面oled驱动需要用1.8V 逻辑电平去驱动。为此...
06-10 14:17by
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想着是可以行，但没考虑相对时序和延时，用全局时钟去控制，结果就可以了。
06-10 14:10by
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在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。
06-10 14:07by
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我们常说“时序就是一切”。在复杂电路设计中，经常会有贯穿整个电路的总线信号。
06-10 14:01by
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06-10 13:44by
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在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。
06-10 13:34by
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localparam和parameter的区别，引用特权博客。
06-10 12:00by
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完成了试验一，这次的实验是要测出距离并且要在数码管上显示出来。这个实验最关键的地方就是测出回响电平的高电平的宽度。
06-09 17:09by
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我这个例子里面还没有使用echo接到fpga，只是用示波器看echo的波形，下个实验才来测距。
06-09 17:02by
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基础知识：verilog 不可综合语句；建立可综合模型的原则。
06-09 16:56by
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目的：掌握函数在模块设计中的使用。
06-09 16:54by
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如果我们写测试文件（产生激励信号）时，不清楚应该个输入赋什么值的时候，这样写就是一个不错的选择。
06-09 14:15by
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我在写Verilog的时候，经常会用到一种方法（这一种方法是akuei2发明的）为了大家能看懂我的程序。
06-09 10:30by
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很早就想写这篇技术文章，但是一直没有心情来整理思路。今天终于可以空闲下来写一写这方面的内容了。
06-08 17:40by
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